小梅哥和你一起深入学习FPGA之DAC驱动

　　线性序列机计数器Cnt1的控制代码如下：

　　以下是代码片段：

always @(posedge Clk or negedge Rst_n)

　　if(!Rst_n)

　　Cnt1 <= 5'd0;

　　else if(Cnt_State == DO_CNT)

　　begin

　　if(Cnt1 == 5'd25)

　　Cnt1 <= 5'd0;

　　else if(Cnt2 == Cnt2_Top)

　　Cnt1 <= Cnt1 + 1'b1;

　　else

　　Cnt1 <= Cnt1;

　　end

　　else

　　Cnt1 <= 5'd0;

　　其中，涉及到了两个状态，当Cnt_State = 0时，表示没有转换请求，即系统处于空闲状态，DAC不工作，当外部有转换请求时，则系统进入转换状态，每当计数使能信号到来时，Cnt1自加一，当Cnt1=25后，表明一次转换完成，将计数器清零，同时状态跳回空闲态，等待下一次使能信号的到来。具体的状态转移图如下所示：

　　图2 系统状态转移图

　　该状态机的代码对应如下：

　　以下是代码片段：

always @(posedge Clk or negedge Rst_n)

　　if(!Rst_n)

　　Cnt_State <= IDEL;

　　else

　　begin

　　case(Cnt_State)

　　IDEL:

　　if(Do_DA)

　　Cnt_State <= DO_CNT;

　　else

　　Cnt_State <= IDEL;

　　DO_CNT:

　　if(Cnt1 == 5'd25)

　　Cnt_State <= IDEL;

　　else

　　Cnt_State <= DO_CNT;

　　default:;

　　endcase

　　end

　　因此，我们，只需要将Do_DA给出1个时钟周期的高脉冲，即可启动一次转换。同时，在检测到该脉冲时，模块内部会将数据端口Data上的数据读入到内部数据寄存器中，代码如下：

　　以下是代码片段：

　always@(posedge Clk or negedge Rst_n)

　　if(!Rst_n)

　　Data_r <= 10'd0;

　　else if(Do_DA)

　　Data_r <= Data;

　　else

　　Data_r <= Data_r;

　　同时，为了产生1MHz的时钟，系统中使用了一个计数器Cnt2来专门产生该信号，该计数器对系统时钟进行计数，如当系统时钟为50M(周期为20ns)时，Cnt2计数到24，即计数了500ns，产生一个时钟周期的标志信号，则Cnt1在检测到这个标志信号后，便会自加1，因此，该标志信号出现两次则表明计时1000ns，对应时钟频率为1Mhz，即DAC芯片数字接口的时钟频率。该部分代码如下：

　　以下是代码片段：

　always @ (posedge Clk or negedge Rst_n)

　　if(!Rst_n)

　　Cnt2 <= 5'd0;

　　else if(Cnt_State == DO_CNT)

　　begin

　　if(Cnt2 == Cnt2_Top)

　　Cnt2 <= 5'd0;

　　else

　　Cnt2 <= Cnt2 + 1'b1;

　　end

　　else

　　Cnt2 <= 5'd0;

　　为了兼容不同的系统时钟，这里采用参数化定制，得出对应的计数最大值，具体代码如下：

　　以下是代码片段：

　Localparam system_clk = 50_000_000; /*系统时钟*/

　　Localparam Cnt2_Top = system_clk / 1_000_000 / 2 - 1; /*500ns技术器计数最大值*/

　　系统时钟设置为50M，则计数最大值为50000000/1000000/2– 1 = 24，当系统时钟改变后，只需要修改system_clk的值，即可保证Cnt2计数一次的时间为500ns。

　　最后，附上主序列中的操作代码：

　　以下是代码片段：

　always@(posedge Clk or negedge Rst_n)

　　if(!Rst_n)

　　begin

DAC_Dout <= 1;

　　DAC_Clk <= 0;

　　DAC_LOAD <= 1;

　　DAC_LDAC <= 1;

　　DA_Done <= 1;

　　end

　　else

　　begin

　　case(Cnt1)

　　0:

　　begin

　　DAC_Dout <= 1;

　　DAC_Clk <= 0;

　　DAC_LOAD <= 1;

　　DAC_LDAC <= 1;

　　DA_Done <= 1;

　　end

　　1:begin DAC_Dout <= Data_r[10]; DAC_Clk <= 1;DA_Done <= 0;end

　　2:DAC_Clk <= 0;

　　3:begin DAC_Dout <= Data_r[9]; DAC_Clk <= 1;end

　　4:DAC_Clk <= 0;

　　5:begin DAC_Dout <= Data_r[8]; DAC_Clk <= 1;end

　　6:DAC_Clk <= 0;

　　7:begin DAC_Dout <= Data_r[7]; DAC_Clk <= 1;end

　　8:DAC_Clk <= 0;

　　9:begin DAC_Dout <= Data_r[6]; DAC_Clk <= 1;end

　　10:DAC_Clk <= 0;

　　11:begin DAC_Dout <= Data_r[5]; DAC_Clk <= 1;end

　　12:DAC_Clk <= 0;

　　13:begin DAC_Dout <= Data_r[4]; DAC_Clk <= 1;end

　　14:DAC_Clk <= 0;

　　15:begin DAC_Dout <= Data_r[3]; DAC_Clk <= 1;end

　　16:DAC_Clk <= 0;

　　17:begin DAC_Dout <= Data_r[2]; DAC_Clk <= 1;end

　　18:DAC_Clk <= 0;

　　19:begin DAC_Dout <= Data_r[1]; DAC_Clk <= 1;end

　　20:DAC_Clk <= 0;

　　21:begin DAC_Dout <= Data_r[0]; DAC_Clk <= 1;end

　　22:DAC_Clk <= 0;

　　23:DAC_LOAD <= 0;

　　24:begin DAC_LOAD <= 1; DAC_LDAC <= 0; end

　　25:begin DAC_LDAC <= 1; DA_Done <= 1; end

　　default:;

　　endcase

　　end

　　该设计的仿真结果如下如所示：

　　由该仿真结果可知，时钟频率为1MHz，满足芯片工作要求，其它时序均与手册给出的时序保持一致。为了设计简洁，这里将LOAD和LDAC的低电平脉冲时间都设置为了500ns，而非最小时间250ns，这里主要是为了方便序列机的设计。当然，如此设计在一定程度上会影响DAC 的转换速率，不过在大多数应用场合已经足够，如需更加高效的设计，只需要对代码稍加修改即可。

　　本驱动的testbench编写较为简单，这里只附上对应代码，不做详细解释：

　　以下是代码片段：

　`timescale 1ns/1ns

　　module TLC5620_Driver_tb;

　　reg Clk;

　　reg Rst_n;

　　reg Do_DA; /*使能单次转换*/

　　reg [10:0]Data;/*{Addr1,Addr0,Range,Data_bit[7:0]}*/

　　wire DAC_Dout; /*DAC数据线*/

　　wire DAC_Clk; /*DAC时钟线，最高速度1M*/

　　wire DAC_LDAC; /**/

　　wire DAC_LOAD; /**/

　　wire DA_Done; /*单次转换完成标志信号*/

　　TLC5620_Driver u1(

　　.Clk(Clk),

　　.Rst_n(Rst_n),

　　.Do_DA(Do_DA),

　　.Data(Data),

　　.DAC_Dout(DAC_Dout),

　　.DAC_Clk(DAC_Clk),

　　.DAC_LDAC(DAC_LDAC),

　　.DAC_LOAD(DAC_LOAD),

　　.DA_Done(DA_Done)

　　);

　　initial begin

　　Clk = 1;

　　Rst_n = 0;

　　Do_DA = 0;

　　Data = 11'd0;

　　#200;

　　Rst_n = 1;

　　#400;

　　Data = 11'b110_1011_1001;

　　Do_DA = 1;

　　@(posedge DA_Done)

　　Data = 11'b110_0000_1111;

　　#20

　　Do_DA = 1;

　　#20;

　　Do_DA = 0;

　　@(posedge DA_Done)

　　Data = 11'b110_1111_0000;

　　#20

　　Do_DA = 1;

　　#20;

　　Do_DA = 0;

　　@(posedge DA_Done)

　　#400;

　　$stop;

　　end

　　always #10 Clk = ~Clk;

　　endmodule

　　因为时间关系，这里只开发了该芯片的驱动，并用modelsim对该驱动进行了仿真，详细的调试和应用，小梅哥将在下一个实验中介绍。