Synopsys与华虹NEC共同推出参考设计流程

随着中国IC产业的快速发展，IC设计厂商需要它们的Foundry厂商能够达到高产能并拥有设计流程的灵活性。为满足这些需求，Synopsys公司与上海华虹NEC电子有限公司针对华虹NEC 0.25mm芯片生产线，为共同的用户一起开发并推出了新一代的参考设计流程。这一经验证的流程基于SynopsysGalaxy设计平台和华虹NEC 的I/O和0.25mm标准单元库。设计者可以从华虹NEC得到设计流程，而且马上就能够开始使用Synopsys基于顶级设计工具并经过验证的方法，从而帮助他们解决复杂SoC设计中时序收敛方面的挑战，缩短设计周期，更快地达到量产。这个已完成的RTL到GDSII的流程按照SoC设计的典型步骤，提供了分为三个阶段的系统性方法。在第一阶段——设计综合阶段，使用Design Compiler 和DFT Compiler生成设计的门级网表；在第二阶段——设计实现阶段，使用Astro 和Physical Compiler进行布局和布线；在第三阶段——设计优化和认可阶段，在Star-RCXT的支持下，使用PrimeTime 进行了考虑精确寄生效应的时序分析，并使用设计优化和芯片修整工具Astro实现时序收敛。最后，在华虹NEC进行生产之前，使用物理验证工具Hercules对整个设计的GDSII文件进行验证和认可。www.synopsys.com