一种短波通用信号产生平台硬件结构设计

　　分系统控制接口是软件无线电硬件平台中参数获取接口，在这里添加FPGA配置逻辑，以完成配置流程。依靠这一控制流程，只需要在软件中对特定的I/ O端口进行读/写操作，即可实现FPGA这些配置信号的生成。图7所示为HF标准信号产生器实现框图。

4 DDS

　　4.1 DDS原理

　　DDS技术从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，然后通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。下面以正弦函数的产生为例建立DDS的概念。假定一个频率为fc的载波，其时域表达式为C(t)=Acos(2πfct+θ0)。由上式可以看出：C(t)是关于相位的一个周期函数，如果存储整个周期内每个相位对应的幅度值，那么对于任意一个频率的载波，在任意一个时刻，只要知道载波的相位，就可以通过查表得到C(t)的值。这就是DDS的基本原理。

　　DDS的基本组成如图8所示。它由相位累加器、只读存储器(ROM)、数模转换器(DAC)及低通滤波器(LPF)组成。fc为时钟频率，K为频率控制字，N为相位累加器的字长，m为ROM地址线位数，n为ROM数据线位数(为DAC的位数)。

　　DDS在结构上可划分为数控振荡器NCO(Numeric Control Oscillator)和数模转换器DAC(Digital Analog Converter)两个模块。模块NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为：

　　模块DAC将NCO产生的数字幅度值线性地转为模拟幅度值，DDS产生的混叠干扰由DAC之后的低通滤波器滤除。DDS的频率分辨率为最低输出频率△fmin=fc/2N，只要N足够大，即累加器有足够的长度，总能得到所需的频率分辨率。输出频率fO由频率控制字K决定，即fO=K·fc/2N。根据奈奎斯特采样定理，DDS的最高输出频率fOmax应小于fc/2，在实际中， fOmax一般只能等于fc的40%。DDS的频谱中相位噪声小，但离散寄生信号明显。其杂散噪声来源于相位截断误差、幅度量化误差和由DAC产生的误差。

　4.2 AD9854

　　AD9854是由AD公司生产的单片DDS芯片，它集成了48-Bit频率累加器、48-Bit相位累加器、正余弦波形表、12位正交数模转换器以及调制和控制电路，能在单片上完成频率调制、相位调制、幅度调制以及IQ正交调制等多种功能，具有广阔的应用领域。文献[2]列出了AD9854输出信号的窄带、宽带杂散的例子,如图9、10。

　　AD9854通过内部的一个长39B的寄存器标存储相关的各种控制字和状态字。用户通过I/O与该寄存器表通信。I/O缓冲区的内容必须在更新脉冲的作用下才能刷新到寄存器表中，这样可以很好地达到同步。I/O与外部有并行和串行两种通信方式，工作在并行通信模式时，端口的更新速率最高为100MHz。

　　AD9854的频率控制字长为48位，则平台输出信号的可编程控制频率精度为：△f=300×106/248=1.066×10-6。AD9854的相位控制字长14位，则平台输出信号的可编程控制相位精度为：Pmin=π/214=1.917×10-4。

　　各种通信调制信号的生成过程是平台工作的另一重要内容，因篇幅所限未做论述。FPGA的发展趋势是在内部软嵌入或硬嵌入DSP芯核，如 QuickLogic公司的QuickDSP系列，它提供了嵌入式DSP构件并能很容易地实现DSP模块与可编程逻辑的同步。这些产品的出现将会打破软件无线电的技术瓶颈，进一步推动软件无线电的发展。

　　参考文献

1 Xilinx公司. Virtex 2.5V field programmable gate array.2000
2 AD公司. AD9854.2000
3 曹志刚，钱亚生. 现代通信原理. 北京：清华大学出版社，1998
4http://www.xinlinx.com