模数转换器时钟优化：测试工程观点

来源：Analog_Devices

发布时间：[2013-04-03]

下载全文（PDF,910KB）

系统时钟优化可以提升系统的性能，但也颇具挑战性。为模数转换器设计抖动为350飞秒(fs)的编码电路是相对容易的，但这是否能够满足当今的高速需求?例如，测试AD9446-100(16 bit 100 MHz ADC)时，在Nyquist区使用100 MHz的采样时钟频率，350 fs的抖动将使信噪比(SNR)下降约3 dB。如果在第三Nyquist域中使用105 MHz的模拟输入信号测试相同的设备，SNR下降可达10 dB。为了将时钟抖动减少到100 fs或更少，设计者需要理解时钟抖动来自哪里，以及ADC能够允许多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖动的限制，并且在设计阶段中本可以很容易地避免该问题发生，这时已经太晚了。

在这里我们将讨论相关的时钟参数和方法以实现高速转换器预期的性能，为此要用到一些技术诀窍和经验。首先从典型的ADC时钟方案开始，如图1中所示，我们将焦点放在信号链路中每一级的可用于优化时钟的技术，并且指明一些应避免使用的常用技术。

什么是抖动?

抖动是系统时钟电路设计中最重要的参数，因此了解某些基础知识并且理解术语的含义是十分重要的。许多技术文献描述了关于抖动的十分精确的数学模型，但是设计性能优良的转换器并非全部取决于精确的抖动描述。设计人员必须理解抖动如何进入系统以及如何使抖动的影响最小。

抖动是时钟边沿的位置变化，这将产生定时误差，直接导致转换幅度精度的误差(图2a)。模拟输入频率的增加导致输入信号的斜率增加，这将使转换误差放大(图2b)。应当注意，转换误差的度量是相对的，10 bit器件0.5 LSB(最低有效位)的转换误差等效于16 bit器件32 LSB的误差。这意味着随着ADC分辨率和模拟输入频率的增加，抖动变得更加引人注意。

直观上看，它们之间的关系是非常明显的，因此工程师可以通过分析ADC性能和编码时钟抖动之间的关系，最终确定可接受的抖动量。式1定义了理想ADC(具有无穷大分辨率)SNR(dB)与频率的关系，而式2定义了N(10、12、14或16)bit理想ADC的SNR(dB)。

其中

图3是由这两个公式画出的曲线图。用户可以在曲线交点处确定给定模拟输入信号频率时可容忍的总时钟抖动量。在低频下，精度受到转换器分辨率的限制。然而，随着输入信号频率的增加，在大于某个频点之后，ADC的性能将受控于系统的总时钟抖动。位于该频点左侧的输入信号频率，无须考虑小抖动的问题。

然而，如果信号频率在该频点附近或者在其右侧，则必须降低频率或分辨率，或者必须提高抖动指标。因此，抖动越大，SNR性能受控于时钟系统抖动的频点就越低。

例如，如果使用具有350 fs抖动的时钟测试14 bit ADC，为了避免性能下降，输入信号频率必须低于35 MHz(14 bit水平线与350 fs斜线的交点)。如果抖动为100 fs，则输入信号频率可以达到125 MHz。

实际上，当模拟测试频率接近交点时，使用该一阶近似的简化模型便丧失了有效性。为了全面地理解时钟抖动对ADC性能的影响，除了分辨率以外，还要考虑量化噪声和模拟输入幅度(式3，基于参考文献9)。

其中

如果 tj rms = 0, ε = 0, 并且 VNOISE rms = 0, 则上面的公式变为我们所熟悉的

SNR = 6.02N + 1.76dB

例如，假设ADC具有0.5 LSB的量化噪声，并且在测试时模拟输入幅度比满刻度低0.5 dB。图4结合了式2和式3，相比于简化模型，编码时钟抖动将在更低的频率处影响SNR性能。

前面的示例中，模拟输入信号频率接近35 MHz时，具有350 fs抖动的时钟不会影响14 bit ADC的SNR。但是在考虑量化噪声、输入信号频率和输入幅度的影响后，10 MHz的信号频率就应被注意。同样地，抖动为100 fs的时钟会在低于100 MHz的频率下引起SNR的下降。

消除抖动

在回顾有关抖动的基础知识之后，我们将考虑抖动的源。能够使得ADC时钟沿变换的任何因素都将引入或影响抖动。这些因素包括串扰、EMI(电磁干扰)、地效应和电源噪声。

串扰引起的抖动可以出现在任意两条相邻的走线上。如果一条走线承载信号，而附近的平行走线承载变化的电流，则信号走线中会感生电压。如果该信号是时钟信号，则时钟边沿发生点的时刻将发生变化。

EMI辐射引发敏感信号走线上的抖动。EMI由开关电源、高压输电线、RF信号和其他类似的源产生。与串扰类似，EMI通过电磁耦合调整了信号或时钟的时序。

图5说明了电磁干扰对SNR的影响。蓝色曲线表示AD9446基线SNR vs. 频率的关系，其中AD9446使用外部时钟和线性电源。时钟未以任何方式连接到评估板。红色曲线给出了将相同的时钟电路固定或焊接到评估板后出现的性能下降，其中时钟电路由开关电源供电。绿色曲线给出了，如果对电源噪声进行滤波，则可以显著改善转换器的性能。

由开关电流或者不适当的接地引起的地弹也可能带来抖动。当许多门电路同时切换时，开关电流会变大。这可能在电源平面和地平面上产生电流尖峰，使时钟电路的阈值电压或模拟输入信号的电平移位。例如：

考虑PCB走线和接收门电路的输入端，门电路输出会具有10 pF的负载。当门电路切换时，10 mA的动态电流流入或流出每个输出端。[10 mA得自10 pF×1 V/ns，即CMOS门电路的典型摆率(I=C dV/dt)。] 因此，如果12个门电路同时切换，则动态电流可能累积达到120 mA。这将需要电源引脚提供很大的电流尖峰，而其中一个引脚是接地的。由引线电阻引起的瞬时压降(跳动)将影响所有以该引线作为参考地的电路。

为了减少这些源引起的抖动，应使用良好的布线和适当的电路布局。重要的一点是将模拟电路和数字电路限制在其各自的区域中。为确保良好的隔离，每个电路层都应遵循该原则。理解回流如何相对于源来流动以及如何避免模拟和数字电路之间的越界或交叉是十分重要的。总而言之，必须使敏感的模拟输入和时钟走线远离其他电路和走线，以免受到这些电路和走线的影响。

改善抖动意味着改善摆率

前面已讨论了抖动的基础知识及其可能带来的影响，现在的问题是：如何改进系统时钟或时钟电路以减少抖动?

回顾之前的讨论，当抖动出现在转换过程或者时钟的阈值周期中时，抖动或噪声仅能破坏ADC的时序，如图6中所示。通过增加摆率使该边沿(并且因此使阈值周期)更快，将会使阈值周期中可能出现噪声的时间量变小，并使引入系统中的rms(均方根)抖动量变小。

应当注意，摆率的增加不会影响原始信号质量，仅会影响通过阈值区域的转换时间。为了证实这一点，参考图2b。应当注意，信号摆动越快，在转换区域中花费的时间就越少。图7说明了抖动和摆率之间成反比。与前面的示例结合考虑，对于12 bit ADC，输入信号为70 MHz时抖动最少为100 fs rms，对应摆率为1V/ns。

因此，使抖动最小意味着提高时钟边沿的摆率。一种实现方法是改进时钟源。图8在模拟输入频率范围上比较了用作ADI最高性能ADC(16 bit 80 MSPS AD9446)时钟源的多个不同的商用振荡器。

典型地，通用高性能时钟振荡器用于评估Analog Devices ADC实现的基线性能(蓝色线)。并非所有该高速转换器的用户均能够承受高性能温控低抖动振荡器所需的成本和空间，但是有些低成本振荡器即使在较高的模拟输入频率下也能够获得可接受的性能。图8示出了一些成本可接受的器件的性能。

重要的是，由于振荡器的销售商不会使用相同的方法描述或测量抖动，因此在选择商用振荡器时应格外注意。确定哪种振荡器最适用于具体应用的实用方法是，直接在系统中使用数种振荡器并对其进行测试。这可以对性能进行预测(假设振荡器销售商保持合理的质量控制标准)。更好的方法是联系振荡器的制造商以获得抖动或相位噪声数据，并且获得有关如何最佳地连接该器件的建议。不正确地连接振荡器可能会使转换器的无杂散动态范围(SFDR)恶化。

进一步的改进

如果价格和性能双优的振荡器仍不足以满足要求，可以考虑使用分频和/或滤波。式4描述了正弦波振荡器的输出：

两个参数将影响摆率，即信号频率(f)和幅度(A)。任一参数的增加都将使摆率增加并且将系统时钟抖动减少到更加理想的数值。通常增加时钟频率更加容易，我们可以使用时钟分配电路产生所需的转换器时钟速率，并且将其馈送到系统时钟树的其他部分。

分频器在电路元件和电源需求方面将增加成本，并且还将增加抖动。添加到时钟信号链路的每个有源元件都将增加总抖动。

在使用分频器时，必须考虑所有相关的参数。ADI的典型分频器产品是AD951x系列，仅使抖动增加约250 fs。除了内建的分频功能以外，AD951x还拥有诸如时钟分配和占空比控制的功能。

值得注意的是，尽管时钟分频器增加了总的抖动，但是由于其使频率降低，因此它们的输出抖动在输出周期中仅占很少的部分，并且引入更小的误差。例如，如果链路中100 MHz的时钟源和其他部件贡献了800 fs的抖动(约为10 ns周期的12.5%)，如果时钟分频器将频率降低到10 MHz，此时分频器引入250 fs的抖动，所得到的总抖动为840 fs，小于100 ns输出周期的1%。

由式5可看出，最大的抖动贡献者确定总抖动，因此时钟源的最大抖动不应超过最大抖动贡献者的三分之一，但是没有必要比其少很多。实际的选择取决于应用的性能要求，诸如给定频率范围上的SNR、所使用的系统元件的特性以及尺寸和成本的限制。

减少相位噪声

如式5指出的，总抖动是来自时钟电路的抖动以及时钟源和其他插入元件抖动的平方和的平方根(RSS)。因此，如果分频器电路由噪声特别大的时钟源驱动，由于式5主要由最大的抖动项确定，因此分频器电路的作用不会体现出来。在该情况下，可以考虑在时钟源和分频电路之间使用无源窄带滤波器。

为了说明滤波的优点，考虑具有800 fs抖动的时钟源。如果时钟分频电路放置在时钟源和转换器之间，即使分频电路性能很好，抖动也仅能减少到约500 fs。但如果在时钟源和分频电路之间放置5% LC带通滤波器，就可以将抖动减少到250 fs(参看图9)。

为了理解滤波器如何改善正弦时钟源的抖动，可以在频域中来探讨抖动并利用相位噪声图估计抖动值。尽管计算过程是简单的，并且提供了很好的比较方法，但是其并未考虑诸如摆率的非线性因素。因此，该模型所预测的抖动常常比实际抖动大。

如图10所示，将相位噪声图划分为数个频率区域，并且对每个区域的噪声功率进行积分。这可以确定每个区域贡献的抖动以及时钟源的总抖动(通过RSS求和)。这些公式中，f0是载波频率。由于图10中的相噪图为两个边带之一，因此总体相位噪声应乘以2的平方根 。

考虑具有800 fs抖动的时钟源。绘制该时钟源的相位噪声图(图11)，这样可以容易地确定大的抖动来自频域中哪个位置。在800 fs抖动的时钟源的情况中，可以看到频谱中抖动的主要部分位于宽带。因此，采样系统中减少宽带噪声是极为重要的。

在时钟源的输出端处使用简单的具有5%通带(5% LCBP)的带通LC多极点滤波器，可以极大地改善性能，如图11b中所示。应当注意，抖动性能从800 fs改善为小于300 fs。这对应于超过12 dB SNR的改善。

5% LCBP滤波器是易于实现的，但是体积较大并且比较昂贵。替代方案是使用晶体型滤波器。图12示出了相位噪声从800 fs改善为小于100 fs。与5% LCBP滤波器12dB SNR的改善相比，又增加了3dB，达到了15dB。

为了证实将晶体滤波器与噪声源级联的效果，进行一个实验，使用benchtop脉冲发生器为16 bit 100 MHz ADC AD9446-100提供时钟。在未进行滤波的情况下，发生器呈现出大于4 ps的抖动，导致SNR下降超过30 dB。在使用晶体滤波器的情况下，得到的抖动接近50 fs，改善后的 SNR接近于技术资料中的SNR典型值。

晶体滤波器利用其非常窄的通带区域(通常小于1%)可以将来自许多源的抖动减少到小于100 fs，但是它们也增加了成本，而其体积也大于有源滤波器。还应当注意，晶体滤波器具有5 dBm~10dBm的有限的输入/输出范围。超过该范围将导致失真，可能使ADC的SFDR下降。最后，某些晶体滤波器可能需要外部元件用于阻抗匹配。滤波器确实可以发挥作用，但是它们需要额外的元件、严格的匹配和额外的成本。

表1中概述了用于改善摆率的分频器和滤波器解决方案。

表1. 分频器和滤波器的trade-off概述

使用背对背Schottky二极管在信号进入ADC时钟输入端时将信号箝位是明智的。这使得源幅度增加，因此增加了摆率，同时使得时钟幅度与转换器时钟输入电平兼容。

如果是小时钟系统或者最后的电路级具有短的走线，可以结合箝位二极管使用变压器。变压器是无源的，不会将抖动添加到整体时钟信号中。变压器还可以为振荡器信号提供增益，增加式4中的A项(幅度)。最后，变压器自身可提供通带滤波。具有增益(阻抗比为1:2或1:4)的变压器有较窄的带宽，提供了更好的时钟信号滤波。变压器还可以将该单端信号转换为差分信号，这在目前的ADC时钟输入接口中是常见的，也是强力推荐的。

应当注意，并非所有的二极管都能发挥良好的作用(图14)。在相同的条件下进行测量，其中基线是相对于所有其他二极管的性能最好的二极管的SNR曲线。应当仔细阅读说明书并且特别注意动态电阻和电容的参数。具有低R和C值的二极管可以加快箝位速度。

这里将16 bit 80 MSPS ADC AD9446用作测试平台;其中增加了时钟源中的背对背二极管。图15中示出了用于进行评估的电路。

在时钟硬件接口中减少抖动

在与ADC的时钟输入引脚连接时，可以使用许多电路和解决方案。然而，式5

提醒我们，信号链路中的每个有源元件(振荡源、驱动器或扇出门、分频器等)将增加ADC的时钟输入引脚处的总抖动量。图16示出，增加两个门(每个门贡献700 fs的抖动)到具有300 fs抖动的时钟源中，在140 MHz频率下会使分辨率从约12 bit下降到小于10 bit。

因此，使时钟信号链路中的元件数目最小有助于降低总的RSS抖动。

还应当注意所选择的时钟门的类型。如果希望在较高的模拟输入频率下获得较好的性能，则简单的逻辑门可能不是最佳选择。最好仔细阅读候选器件的技术资料并理解相关的参数，如抖动和偏移。当这些器件与抖动特别低的时钟源一起工作时，这是非常重要的。例如，在图17中，时钟源A具有800 fs的抖动，时钟源B具有125 fs的抖动。使用晶体滤波器可以将其抖动分别减少到175 fs和60 fs。然而，分频器(或者具有类似抖动参数的门电路)可能使抖动均增加到200 fs以上。这再次说明了在时钟信号链路中正确选择和放置时钟驱动器的重要性。

另一种常见方法，即使用FPGA，并不能实现技术资料上的性能。FPGA(其常具有提供分频的数字时钟管理器(DCM))可以用作一个灵活的门驱动器。然而，如图18所示，使用AD9446-80(80 MSPS ADC)进行测试，该方法导致SNR显著下降;例如，能够实现13 bit的ENOB。红色曲线为使用高性能振荡器时的基线SNR，绿色曲线示出了在相同的时钟下，使用FPGA作为高性能振荡器和转换器之间的门驱动器时获得的性能与基线性能之间的差异。在40 MHz下，FPGA将SNR减少到52 dB(8.7 bit性能)，而DCM贡献了额外8 dB(1.3 bit)的SNR下降。SNR下降29 dB的性能差异是非常令人担忧的，在使用式1计算时，意味着FPGA驱动器门自身即可带来约10 ps的抖动。

选择最佳的时钟驱动器是困难的。表2给出了市售的多个驱动器门所增加抖动的大致比较结果。表格下方给出的建议有助于获得优良的ADC性能。

表2. 时钟驱动器门及其增加的抖动

结论

为了实现转换器的最佳性能，应当理解整个时钟系统。对于具有非常高分辨率有抖动限制的ADC或者“完美的”N bit ADC而言，图3以及式1和2是分析其时钟要求时非常有用的工具。如果模拟输入频率比图3中的交点高，则必须考虑使用具有更少抖动的时钟源和相关电路。

可以通过许多方式降低系统时钟电路的抖动，包括改进时钟源、滤波和/或分频，以及适当地选择时钟电路硬件。应当注意时钟的摆率。这将确定在转换过程中可能恶化转换器性能的噪声量。使该转换时间最小可以改善转换器的性能。

由于信号链路中的每个元件将增加总体抖动，因此应仅使用必要的电路驱动和时钟分配。最后，不要使用“廉价的”门，它们的性能可能是令人失望的。就象不可能指望价值$70000的汽车在使用$20的轮胎时获得出众的性能一样。