论坛» 嵌入式开发» FPGA

Jason_Zhang
高工
2009-11-07 20:10 21楼

刚想起，你说的“b信号脉宽离两个CLK还差一点”的原因可能是你在仿真时的a信号不是和CLK同步的，如果你用Quartus II仿的，并且你的仿真激励使用波形输入，就很难严格同步。
应该用Testbench来写激励

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271303204
助工
2009-11-10 13:25 22楼
使用延时呢？如果输出的b信号不是要求很严格的话
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Jason_Zhang
高工
2009-11-10 14:33 23楼
能说明白些吗？延时不就是用计数器吗？
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xialang2009win
菜鸟
2009-11-30 21:56 24楼

谢谢共享

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colinh
菜鸟
2009-12-26 09:18 25楼
发散思维的过程
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zhuanzhuce
菜鸟
2009-12-31 00:26 26楼
sdfsfsfs
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zhuanzhuce
菜鸟
2009-12-31 00:26 27楼

dingding

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Jason_Zhang
高工
2010-01-03 13:09 28楼

鼓励大家都来拓展思路嘛

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yhl0316167
助工
2010-01-29 00:01 29楼

看看，不错呀

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halibote523
专家
2010-01-29 08:41 30楼
飘过
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