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我程序中使用了ISE的core generator生成的双口ram，在synlify的工程中综合，对这个core添加了黑盒子（black box）属性，为什么综合完成后在Technology view或者RTL view中都看不到这个core对应的模块？

在chushihua.vhd添加黑盒子属性的代码如下：
component dram IS
port (
addra: IN std_logic_VECTOR(10 downto 0);
addrb: IN std_logic_VECTOR(10 downto 0);
clka: IN std_logic;
clkb: IN std_logic;
dina: IN std_logic_VECTOR(15 downto 0);
dinb: IN std_logic_VECTOR(15 downto 0);
douta: OUT std_logic_VECTOR(15 downto 0);
doutb: OUT std_logic_VECTOR(15 downto 0);
ena: IN std_logic;
enb: IN std_logic;
wea: IN std_logic;
web: IN std_logic);
END component;
attribute syn_black_box :boolean;
attribute syn_black_box of dram : component is true;
程序中实例化的代码为：
cmem: dram
port map(
clka =>clk,
dina =>"0000000000000000",
addra=>ADDRA,
douta=>DOA,
ena =>ENA,
wea =>'0',

clkb =>clk,
dinb =>DIB,
addrb=>ADDRB,
doutb=>DOB,
enb =>ENB,
web =>WEB
);
综合完后没有找到cmem这个模块，如下图所示。