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求综合错误原因

becoll
工程师
2010-04-04 16:42 1楼
用ISE综合时报如下错误：
Port has illegal connections. This port is connected to an input buffer and other components
clk100是我用的系统时钟，作为输入，当然要接input buffer，然而我的工程有很多子模块，当然也要将clk100连到各个component，报这个错究竟是啥意思呢？
Jason_Zhang
高工
2010-04-04 16:55 2楼

对于时钟我一般是这么用的，时钟输入进来后先过一个DCM，即使没有倍频分频，可可以整形。然后再接给系统中的各个模块做时钟。

我觉得你可以把input buffer的输入接给各个component试试看

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becoll
工程师
2010-04-04 17:04 3楼

这是使用synplify pro 综合报的错：
Port 'clk100' on Chip 'cpu' drives 1 PAD loads and 398 non PAD loads
“把input buffer的输入接给各个component试试看”这是什么意思呢？
是不是应将系统时钟输入给DCM，然后用DCM的输出去驱动各个component？

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Jason_Zhang
高工
2010-04-04 18:02 4楼
这样子应该清楚了吧：
clk100 ---> DCM ---> component
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becoll
工程师
2010-04-04 18:37 5楼
非常感谢！
问题已经解决，原因是我的一个子模块中调用了个DCM，我把它移到顶层模块后就好了~
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Jason_Zhang
高工
2010-04-04 18:53 6楼

不客气。恭喜你解决问题啦。

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jackwang
院士
2010-04-04 20:26 7楼

今天的问题解决的真够快的啊

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xie0jing0
工程师
2010-06-01 22:59 8楼
我也遇到这个问题了。 在有问题的模块中，将时钟经过一个BUFG就可以了，可以避免大段的修改程序
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becoll
工程师
2010-06-02 08:34 9楼
请问手动加BUFG该怎么加啊？我以前看别人在原理图中可以直接调用一个BUFG模块，但不知道用代码的方式该如何加？
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Jason_Zhang
高工
2010-06-02 09:59 10楼
可以的，BUFG是一个原语，直接调用即可
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