关于XILINX的FIR的IP核输出的位数截取问题!!!!!
现在,在使用ISE13.1提供的FIR IPcore时,输入设定为无符号数8位,滤波器系数设为16位有符号数,输出全精度的时候应该为24位有符号数,但现在我想截8位输出,请问在截取时应该遵循什么原则,才能使输出精度相对来说比较高?因为,我要做的滤波器系数可调,但是,现在发现一个问题,就是在不同的系数下,输出的截取位需要不同,请问应该如何解决这个问题呢???? 谢谢指教:)
谢谢楼上的回答~~~~ 现在的问题是,我的输入数据都是变化的,不能事先预知,而且,也不能每次输入数据变化,都要仿真才能知道具体要输出哪几位数据,不太现实,所以,这个问题真的是很麻烦,另外,我想问下,如果采用spartan6中的DSP48的IP核,是否能解决这个问题呢?如果要采用FPGA实现精度高的滤波器,应该采取什么措施呢?谢谢指教:)
供应ALTERA XILINX (FPGA/CPLD)芯片
深圳市恒兆赢科技有限公司/销售部:杨绿风
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深圳福田区华强北华联发大厦928室
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