论坛» 嵌入式开发» MCU

高工
2013-12-21 22:39 11楼
原来是要提前换行
菜鸟
2013-12-23 18:52 12楼
public class Test{ public static void main(String[] args){
System.out.println("Is this Test successful?");
} }
工程师
2013-12-23 21:04 13楼

让我也来试试


moduleADC_Select(inputCLK,inputReset_n,outputregF_S_CLK_0,outputregF_S_CLK_SELF);//if F_S_CLK_0 = 1, ALL ADC has the same CLK from PLL_0; //if F_S_CLk_SELF =1,ADC's CLKs are from different PLL, //forexample PLL1,PLL2,PLL3,PLL4,PLL5,PLL6,PLL7,PLL8always@(posedgeCLKornegedgeReset_n)if(!Reset_n)beginF_S_CLK_0<=1'b1;F_S_CLK_SELF<=1'b0;endelsebeginF_S_CLK_0<=1'b1;F_S_CLK_SELF<=1'b0;endendmodule

专家
2013-12-23 21:14 14楼
没用对吧,verilog目前不支持 也不是这个效果啊! 您得学习一下怎么操作
院士
2013-12-23 21:22 15楼
verilog明天就支持
高工
2013-12-25 14:15 16楼
#include "xx.h" void main() { if(xx == liklon) for(;;); else while(1); }

测试代码,嘿嘿

高工
2013-12-25 14:40 17楼

新增功能?

这个还挺有用的

专家
2013-12-25 16:48 18楼
很给力!!!我直接粘贴代码是什么样子?
工程师
2013-12-26 21:30 19楼

能支持了么??




module lianggui(

input clk,

input Reset_n,

output haha

)

always @(posedge clk or negedge Reset_n)

if(!Reset_n)begin

haha <= 1'b1;

end

else begin

haha <= 1'b0;

end

专家
2013-12-26 21:32 20楼

你没用对

module lianggui( input clk, input Reset_n, output haha ) always @(posedge clk or negedge Reset_n) if(!Reset_n)begin haha <= 1'b1; end else begin haha <= 1'b0; end

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