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懂Verilog的大神一会就到

会不会是使用了全角的空格、冒号、或者＝号。

我确认是在半角英文状态下重新敲了一遍，但是还是报错，太伤心了

下面是我的代码，请大神加以斧正

module seg6(key,dig,seg);

input [3:0]key;

input dig;

output [7:0]seg;

wire [3:0]key;

wire dig;

reg [7:0]seg;

begin

case(key)

0: seg = 0x3f;

1: seg = 0x6;

3: seg = 0x5b;

4: seg = 0x4f

5: seg = 0x66;

7: seg = 0x7;

8: seg = 0x7f;

9: seg = 0x6f;

10: seg = 0x77;

11: seg = 0x7c;

12: seg = 0x39;

13: seg = 0x5e;

14: seg = 0x79;

15: seg = 0x71;

default: seg = 0x00;

endcase

assign dig = 0;

end

endmodule

改了一下代码，保存不会有错误提示了，但是综合还是不通过

代码如下

module seg6(key,dig,seg);

input [3:0]key;

output reg dig;

output [7:0]seg;

wire [3:0]key;

reg [7:0]seg;

always@(key)

begin

case(key)

4'd0: seg = 8'h3f;

4'd1: seg = 8'h6;

4'd3: seg = 8'h5b;

4'd4: seg = 8'h4f;

4'd5: seg = 8'h66;

4'd7: seg = 8'h7;

4'd8: seg = 8'h7f;

4'd9: seg = 8'h6f;

4'd10: seg = 8'h77;

4'd11: seg = 8'h7c;

4'd12: seg = 8'h39;

4'd13: seg = 8'h5e;

4'd14: seg = 8'h79;

4'd15: seg = 8'h71;

default: seg = 8'h0;

endcase

assign dig = 0;

end

endmodule