论坛» DIY与开源设计» 电子DIY

Verilog HDL如何排除错误？

dwwzl
专家
2014-04-08 20:58 1楼
Verilog HDL如何排除错误？
zhrscut
工程师
2014-04-08 21:03 2楼
编译有错 ，就是错误么，最重要的是优化
评论
51FPGA
高工
2014-04-08 21:11 3楼
楼上已经回答了哦。FPGA开发软件为你检查语法错误，优化电路还需要你自己去考虑。
评论
共3条 1/1 1 跳转至 页

回复

匿名不能发帖！请先 [ 登陆 注册]