前言：
随着HDL（ Hardware Description Language ，硬件描述语言）语言、综合工具及其它相关工具的推广使广大，设计工程师从以往烦琐的画原理图、连线等工作解脱开来，能够将工作重心转移到功能实现上，极大地提高了工作效率。
任何事务都是一分为二的，有利就有弊。我们发现，现在越来越多的工程师不关心自己的电路实现形式，以为“我只要将功能描述正确，其它事情交给工具就行了"。在这种思想影响下，工程师在用HDL语言描述电路时，脑袋里没有任何电路概念，或者非常模糊；也不清楚自己写的代码综合出来之后是什么样子，映射到芯片中又会是什么样子，有没有充分利用到FPGA的一些特殊资源。遇到问题，立刻想到的是换速度更快、容量更大的FPGA器件，导致物料成本上升；更为要命的是，由于不了解器件结构，更不了解与器件结构紧密相关的设计技巧，过分依赖综合等工具，工具不行自己也就束手无策，导致问题迟迟不能解决，从而严重影响开发周期，导致开发成本急剧上升。
目前，我们的设计规模越来越庞大，动辄上百万门、几百万门的电路屡见不鲜。同时，我们所采用的器件工艺越来越先进，已经步入深亚微米时代。而在对待深亚微米的器件上，我们的设计方法将不可避免地发生变化，要更多地关注以前很少关注的线延时（我相信，ASIC设计以后也会如此）。此时，如果我们不在设计方法、设计技巧上有所提高，是无法面对这些庞大的基于深亚微米技术的电路设计。而且，现在的竞争越来越激励，从节约公司成本角度出发，也要求我们尽可能在比较小的器件里完成比较多的功能。
本文从澄清一些错误认识开始，从FPGA器件结构出发，以速度路（径延时大小）和面积（资源占用率)为主题，描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧。
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