- 时钟网络管理问题提高同步设计的整体性能的关键是提高时钟网络的频率。然而，诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统上，时钟网络的设计采用了简单的元件，诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差，采用蜿蜒走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号的标准使得时钟边沿的同步更加复杂。至今，这三种挑战会经常遇到，并且鲜有理想的解决方案。以下描述了
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- 可编程逻辑器件融合CPLD+FPGA最佳特性 Lattice(莱迪思)半导体公司近日推出了新的MachXO可编程逻辑器件系列产品，Lattice称，这种新一代的跨越式可编程逻辑器件支持传统上由高密度的CPLD或者低容量的FPGA所实现的应用。 据Lattice现场应用支持副总裁Jock Tomlinson介绍，MachXO逻辑器件建立在低成本的130nm嵌入式Flash处理工艺上。它能够在单芯片中瞬时工作，这种特性对于许多CPLD应用来说是十分重要的。3.5ns的管脚至管脚的延时使得器件能够满足当代系统
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- 莱迪思半导体公司（NASDAQ:LSCC）今天宣布推出其革命性的ispCLOCKTM在系统可编程时钟发生器器件新系列。ispClock5500系列中的第一批器件：10输出的ispClock5510 和 20 输出的 ispClock5520将一个高性能的时钟发生器和一个灵活的通用扇出缓冲器合成在一起。采用了一个高性能的锁相环以及时钟乘除工具，该片上的时钟发生器可以提供多达5个频率范围从10MHz到320MHz的时钟。无论是单端还是差分信号模式，通用扇出缓冲器都可以驱动多达20个时钟网络，并且每一个输出都是
- 关键字：莱迪思
- 世界上最大的在系统可编程器件供应商－莱迪思半导体公司（纳斯达克代号：LSCC）宣布推出其创新的PowerPAC™器件。这是业界第一片混合信号可编程逻辑器件（PLD），它内含在系统可编程的模拟和逻辑组块，能提供经过优化的电源管理功能，这一功能对如今的多电源电子系统是至关重要的。该器件集成了可编程逻辑、电压比较器、参考电压及高电压的场效应管驱动器，支持单芯片可编程供电定序与监控，为总值达到120亿美元的电源半导体市场奉献了独特的可编程控制方案。虽然，微处理器、DSP、FPGA和专用集成电路（ASI
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- 在系统可编程（ISP™）逻辑产品的发明者－莱迪思半导体公司（纳斯达克代号：LSCC）今天正式宣布其1.8伏 ispMACH
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