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工程师

今日你签到了吗?论坛动态

来自论坛2011-11-07 17:24

Verilog中文件输入与输出任务实例解析

1.文件打开和关闭:首先定义integer指针,然后调用$fopen(file_name,mode)任务,不需要文件时,调用$fopen(file_name) 常用mode包……
来自论坛2011-11-05 12:03

RE: [调查]LM3S系列CORTEX M3的DIY活动调查。

支持!看来大家时间都比较充裕!……
来自论坛2011-11-04 20:39

RE: 如果你不想一辈子做工程师,必看(转载)

李一男是牛人……
来自论坛2011-11-04 19:15

RE: 手机辐射对人体的危害!

高科技产品都是一把双刃剑,有利必有害!……
来自论坛2011-10-26 11:14

RE: 用VHDL怎么表示ram 从rom里面读数据读满了或者写满了啊

如果ROM是用的IP,有空标志和满标志!……
来自论坛2011-10-26 11:11

RE: 请问有人做过同步信号的提取吗?

刚开始是不稳定阶段,不必考虑!后面稳定就行!N分频器开始时输出应该是0吧,与0进行相位比较就是输入本身啦……
来自论坛2011-10-26 11:08

RE: 报错,怎么办啊-

哪一步报错?报什么错呢?……
来自论坛2011-10-25 13:13

RE: 关于同时输出多路方波信号的问题

用块便宜的FPGA吧,最方便的……
来自论坛2011-10-24 20:46

RE: FIR滤波器输入问题

FIR内部是由延迟器、乘法器、加法器构成!延迟器不会增加位宽,而乘法器与加法器都要增加位宽。比如一个8位*8位的乘法结果,为16位;一个8位+8位的加法结果为9位,所以增加位宽是正……
来自论坛2011-10-22 16:46

RE: 自己做的板子 网络不通 求救!

先查硬件,硬件有问题,软件白忙活。另外,PC机需要关掉防火墙。……
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