分频器的硬件描述语言设计

分频器的硬件描述语言设计
分频器的硬件描述语言设计
在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我
们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的
VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16
分频。 这也是最简单的分频电路，只需要一个计数器即可。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY clkdiv IS
PORT(clk : IN STD_LOGIC;
clk_div2 : OUT STD_LOGIC;
clk_div4 : OUT STD_LOGIC;
clk_div8 : OUT STD_LOGIC;
clk_div16 : OUT STD_LOGIC);
END clk_div;
ARCHITECTURE rtl OF clk_div IS
SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(clk)
BEGIN
IF (clk'event AND clk=' 1' ) THEN
IF(count=” 1111” ) THEN
Count <= (OTHERS =>' 0' );
ELSE
Count <= count +1;
END IF ;
END IF ;
END PROCESS;
clk_div2 <= count(0);
clk_div4 <= count(1);
clk_div8 <= count(2);
clk_div16 <= count(3);
END rtl;
对于分频倍数不是 2
的整数次幂的情况，我们只需要