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一般，FPGA有2个GCLK引脚，最好用这个。引入多个时钟不影响设计，但系统主时钟只能唯一，确保同步，且必须是GCLK引入，一般的时钟信号只要不作为时序电路时钟源都可以用I/O引脚接入。

一般，FPGA有2个GCLK引脚，最好用这个。引入多个时钟不影响设计，但系统主时钟只能唯一，确保同步，且必须是GCLK引入，一般的时钟信号只要不作为时序电路时钟源都可以用I/O引脚接入。