生成式AI引爆算力需求 小芯片设计将是最佳解方

生成式AI是当前半导体产业最重要的成长驱力，不仅带动先进制程持续下探，同时也刺激新的半导体架构设计加速发展，其中，小芯片（Chiplet）就是最受期待的一项。工研院电光系统所异质整合技术组组长王钦宏剖析在生成式AI应用如何引领小芯片技术发展，而小芯片设计又将面临哪些挑战？
王钦宏组长表示，人工智能技术（AI）将从1.0进入2.0的时代。而所谓的AI 2.0是处理超级海量级的数据，且无须人工标注，而其数据模型能处理跨领域的知识，应对的任务更是五花八门。目前的大语言模型（LLM）和ChatGPT应用便是AI 2.0的起点，而这将会带起硬件朝向更高算力、更大带宽，同时也更加省电的方向发展。
但要满足生成式AI的算力需求，运算芯片的设计也必须要同步升级才行，包含多核心架构、更小的微缩、以及先进封装等。然而先进制程芯片的开发成本十分高昂，另一方面，高算力芯片的面积也较大，良率的考验也更加严峻，对整体的制造成本更是不友善，因此多数的芯片公司都难以负担。
此时，能提供SoC-like的小芯片设计就会是极佳的解方。王钦宏指出，Chiplet是运用先进封装技术让多个小芯片形成SoC-like架构，能够将不同功能的小芯片，通过先进封装技术整合于单一基板上。
王钦宏表示，采用小芯片设计能带来数项优势，例如良率的优势（缩小芯片的体积，降低不良率）、设计成本的优势（运用成熟制程实现）、提早进入市场的优势（小芯片可重复使用，无须重头开发，能缩短进入市场的时程）。

小芯片内部互连是设计枢纽 UCIe最受青睐
由于小芯片需要仰赖先进封装技术来实现，因此内部不同芯片的摆放与互连的方案就是关键所在。目前小芯片的堆栈架构有2D、2.5D和3D等形式，由于各个小芯片的制程与效能不同，因此其间的摆放位置将会影响后续的布线与连接的方式，对于成本与良率也会产生不同的结果。
至于小芯片内部的布线和I/O互连规范，目前则是处于尚未统一的局面，也是产业最需要突破的瓶颈。不过王钦宏看好则UCIe未来的发展地位，最主要的原因就是当前市场半导体领导业者几乎都支持这个规范。
王钦宏指出，目前UCIe 1.0规范可支持标准的2D和先进的2.5D芯片封装。在标准封装方面，它具有较佳的成本的效益，同时也能达成较长的距离；在先进封装方面，则有较佳的节能表现，以及较高的带宽密度。此外，小芯片可以在任何地方制造，任何地方组装，并在同一封装中混合2D和2.5D的架构。
至于小芯片的应用与市场，王钦宏则持非常乐观的看法，他表示，Chiplet市场将会呈现快速成长的趋势，至2030年，全球整体的市场将会达到9千4百2十亿美元的规模。至于应用方面，则会以服务器与AI为主，占整体的规模约45%，其次为汽车和网通。领导的市场业者分别是英特尔、AMD、苹果、亚马逊和特斯拉，中国则有壁仞科技。
最后，王钦宏也特别提出硅光子技术在小芯片设计上的创新机会，他指出，光电整合架构将能大幅提升AI芯片的效能，而共同光学封装（Co optics Packaged）则是创新Chiplet模块的挑战。