基于SOI和体硅的FinFET对比研究

基于SOI和体硅的FinFET对比研究

随着半导体产业向22纳米技术节点外观的发展，一些制造商正在考虑从平面CMOS晶体管向三维（3D）FinFET器件结构的过渡。相对于平面晶体管，FinFET元件提供更好的渠道控制，因此，降低短通道效应。当平面晶体管的栅极在沟道之上，FinFET的栅极环绕沟道，从双向提供静电控制。

挑战三维结构
三维结构引入的新的寄生电容和新的临界尺寸必须加以控制以优化性能。在FinFET器件测量中栅极长度平行的鳍的长度，而栅极的宽度是鳍长度加上宽度总和的两倍。鳍长度限制的驱动电流和栅极电容，而鳍厚度的影响阈值电压和短渠道的控制，以及促进二阶指标，如功耗。
在22纳米节点装置中，鳍的宽度可能近似于10-15nm。鳍的高度将是两倍以上，增加了鳍高度的即增加晶体管的密度，从而更有效使栅极宽度适应在一个较小的平板中。正如我们将要讨论的，较高的鳍使双方体硅FinFET的鳍蚀刻和凹槽蚀刻的隔离嵌入更加困难。
这样的一个小功能的三维结构，在控制生产过程控制提出了新的挑战。沟道腐蚀使得鳍必须保持在2:1或更高的宽高比侧壁粗糙度最小垂直剖面。变率和收益率都是制造商决定哪些流程采用的重要的考虑因素。
本文分析了性能，可变性，和两个潜在的FinFET器件工艺流程费用——一个基于绝缘体上硅衬底，一个利用鳍隔离注入体硅衬底。

SOI基流。在SOI基流是最直截了当的。鳍腐蚀在晶片潜在氧化层的简单停留，鳍的高度由最初的SOI层厚度来决定。此外，由于潜在氧化层，相邻的鳍是完全相互隔离，也没有额外的隔离措施是必需的。全耗尽，无掺杂通道设备正在被这个节点考虑，只有栅极制造和源/漏植入才被完成这个设备所需要。

体硅基流。相反的，当一个使用体硅衬底时，不存在对鳍基明确划分，并且没有内在的隔离层。相反，这一进程必须制造晶体管隔离。在一个交叉点隔离流（图1），鳍蚀刻跟着氧化物填充步骤的，氧化沉积物必须满足深度和高度的横纵比，没有空隙和其他瑕疵。抛光氧化物来支持硅设立鳍的高度，然后凹槽腐蚀清除了鳍间距。这个凹槽蚀刻像最初的沟槽蚀刻，没有明显的步骤——凹槽深度取决于腐蚀时间，并且从属于微型加载效应如同通过设计空间使鳍密度改变。虽然氧化物使相邻鳍绝缘，晶体管仍连接在氧化物下方。一个高剂量在鳍基角植入创建了一个掺杂交界点并完成隔离。

材料隔离流。一些研究也认为是物质隔离流（图2），其中硬掩膜保护间隔两侧的鳍氧化而被允许发展壮大，从横跨鳍氧化沟底部隔离。在这个过程中，氧化增长的程度取决于增长时间，所有鳍必须具有相同的厚度，以确保完全隔离。该氧化物隔离生长过程本身难以控制，流量增加了几个工艺步骤相对于结点隔离流。由于其复杂性，我们不相信该材料隔离的方法将制造可行的，并且没有包括这在以后的分析流。

SOI和体流动的匹配性能

相对于DC性能，SOI和体硅FinFET器件实现比得上开/关电流比相匹配的设备尺寸。考虑的交界处泄漏和寄生电容等参数时差异开始出现。在这里，氧化层固有的SOI使得22纳米节点的工作目标更容易实现。

如上所述，在结点隔离的FinFET隔离是由高剂量（1018/cm3）鳍基掺杂层提供，这一层可以植入之前或之后任何一个凹槽氧化物沉积和蚀刻，但之间的交界处和氧化层对齐是至关重要的。其对设备性能的影响是与间隔通道的平面晶体管的队列相似的。

执行植入在氧化物沉积和蚀刻之前将扩大在已具有挑战性的凹槽蚀刻步骤的非均匀性的影响。相反，大多数流程将优先考虑进行商业化的氧化沉积和蚀刻，使用氧化层对齐交界处植入。即使在这个过程中，优化种植条件以提供适当的掺杂鳍基也是相当具有挑战性的。

植入产生掺杂梯度，即使在最好的情况下。在鳍基植入足够的掺杂物来产生鳍主体梯度是很困难的，尽管SOI和体硅FinFET器件可以实现媲美泄漏性能，在随机掺杂FinFET器件批量波动会影响晶体管匹配特征（图3）。 SOI为基础的设备没有结绝缘植入，因此不受此影响。

结绝缘之间的隔离和SOIs潜在氧化物的差异也会影响寄生电容。由于他们的设计，所有FinFET更倾向于寄生效应多过于可比得上的平面型器件[3]。埋氧化层有助于最大限度地减少SOI器件的电容，而结绝缘大部分设备遭受结点处的电容损害。由于翅片高度的增加，

所有FinFET元件更容易比同类器件平面寄生效应[3]。埋氧化层有助于最大限度地减少SOI器件的电容，而结绝缘大部分设备由电容由于交界处受损。由于鳍高度的增加，总容量增加和结电容的贡献变得越来越占据主导地位。为了鳍高度大于40-50nm或更大，结电容施加影响于5-6％环振荡器。

减少可变性

虽然候选过程考虑性能方面的基础上可以识别，“最好”的过程是否会有明显的不同取决于设计。高性能的设计，可能不太关心的整体成本，更多关心可变性和可变性的减少。低功耗的芯片可能最被关心的是漏电和功耗问题，但也可能是非常敏感的成本。而不是试图解决这些问题，我们的分析重点就是可变性和简化一般程序的成本。

从成本和可变性的角度来看，我们的模型可以被看作是最好的情况：它考虑到只有数字电路与元件和单一的阈值电压。它假定只有一个鳍间距，一个可能的情况下，作为厂家有可能调整晶体管的大小通过增加鳍到一个指定的装置上，使用单一的鳍间距简化光刻和蚀刻——一个很重要的考虑，因为这两个进程很可能将在22纳米节点处受到挑战。

更现实的设备可能会看到更多的成本和工艺步骤的数量增加。阈值电压将增加额外的植入掩膜，而更多的金属层会带来更多的金属沉积，图形和抛光步骤。我们希望业界人士能够评估的流程在我们提供的框架内。

对于可变性的分析，我们认为SOI和体硅FinFET器件将使用类似的工具集。我们不期望SOI沟槽蚀刻实现比同等体积的过程步骤更严格的公差，例如。我们还假定随着时间的推移这个过程的改进将有益于两者工具集的平等。

体硅FinFET需要大量的增加过程，但是，施加大量可变性点。在SOI基流（见表1），可变性的最重要来源是基质本身（定义鳍高度）和鳍蚀刻侧壁垂直度和质量。（见表2）体硅FinFET元件同样受到腐蚀鳍的变化，事实上，需要额外的氧化物隔离意味着，鳍必须保持更高的长宽比的垂直剖面。此外，无论是鳍蚀刻或凹槽氧化蚀刻都取决于由SOI晶片掩埋氧化物提供的一种固有静止层。这意味着所有的易受影响的可变性工艺和微型加载效应都是定时蚀刻。最后，如上所述，控制结绝缘植入是非常困难的。

不仅是体硅FinFET器件工艺步骤会更加充满变数，他们还有更多的数值。如表3所示，我们的模型SOI流过程需要56步，而结隔离散流需要91步，其中包括两个额外的掩模层。即使所有的步骤是同样的变量，体硅FinFET器件仍将面临更多的变化过程。在我们的模型中，我们期望在体硅FinFET上看到以SOI为基础的设备可变性的140-160％

额外的处理步骤征收过程中的成本（见表3）类似的负担。我们估计，到2012年，SOI基板的成本将下降到500美元，由于增加批量制造这些基板使用。尽管SOI基板仍将超过体硅晶片价格昂贵，他们的贡献，全过程的成本降低为每片晶圆的总成本增加。即使我们的模型流，SOI FinFET元件净成本只增加了136元每晶片。要了解实际的过程，我们期望体硅和SOI之间的成本差异在这项研究的误差范围内（图4）。

结论
这项研究主要面向FinFET在体硅晶圆上的结绝缘制造和FinFET再SOI晶圆上的制造的性能，可变性和成本差异。我们的分析显示，体硅和SOI晶圆，在性能和成本上实际上是相当的，然而，体硅由于过程增加的多样性更加难以制造。高度的可变性与晶圆体积能够导致最终产品的不可预测性有关。我们发现，这两个进程方案的传递可与DC和AC性能相比。结绝缘FinFET会受遭遇一个小的寄生电容增加（5-6％）。

相反，工艺可变性的比较表明，SOI FinFET元件具有较高的匹配特性，鳍的高度和宽度可能在SOI工艺中更容易控制。而体硅工艺面临的是有效制造和过程控制的挑战。

在22纳米技术节点，对于密度缩放的期望就像是FinFET元件开始切实的优于平面技术。

首先，接触栅距必须缩小到栅极在栅极长度在任何沟道长度之下的点以显示晶体管的高性能。固有的短通道的FinFET器件的优势可能会允许这个比例，如果没有平面型器件所需要的大量掺杂的有害影响。

另外，SRAM位单元面积的期望值已经开始支配单个晶体管要求的可变性。掺杂体FinFET元件，作为被大多数研究的重点，将消除随机掺杂波动（RDF）的设备变化的组成部分。这种减少可能对实现高性能SRAM位单元的低工作电压至关重要。

基于SOI的FinFET器件也遭受适度的成本困扰，由于基板的成本增加。总之，这在很大程度上抵消了更复杂的批量过程的成本。