赛灵思客户共贺Vivado设计套件推出

Aliathon 公司，赛灵思联盟计划认证成员
　　“作为 OTN 市场的 FPGA 解决方案领先供应商，快速高效的设计对于 Aliathon 的成功至关重要，尤其是 100G 或 100G 以上的网络。Vivado设计套件帮助我们尽可能减少芯片使用量和布局布线次数。这样可以帮助 Aliathon 降低功耗，提高性能，减少设计次数，从而为客户提供更加出色的解决方案。”– Steve McDonald，总监

Hardent 公司，赛灵思联盟计划认证成员
　　“Hardent 致力于为企业提供电子设计服务，满足复杂的设计要求，因此我们很高兴Vivado设计套件能够为我们带来更高的生产力。我们不断努力提高赛灵思器件时钟速率和使用率。Vivado工具凭借其最新的布局布线引擎和更加完善的设计流程，帮助我们两家公司的共同客户完成更为严格的设计开发工作，例如使用包含 200 百万个逻辑单元的新型 Virtex-7 2000T FPGA。”– Simon Robin，总裁

Missing Link Electronics，赛灵思联盟计划认证成员
　“Missing Link Electronics 致力于开发可针对目标应用进行软硬件配置的嵌入式系统。缩短重复开发时间，获得可预测的综合结果，这两点对于实现异构多核系统 FPGA 设计来说至关重要。在我们看来，赛灵思的 Vivado 设计套件充分印证了赛灵思为支持本行业更加快速地推出优秀嵌入式系统所做出的承诺!”– Endric Schubert，CTO

Oki Information Systems 公司，赛灵思联盟计划认证成员
　　“作为 Vivado 设计套件早期使用计划的参与者，我们用 Vivado 工具编译我们的 PCIe DMA 控制器 (iDMAC) IP。我们将 IP 从 ISE 设计套件移植到 Vivado 套件上，没出现任何问题。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我们的工程师能够快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 脚本，之前具备 ASIC 设计经验的 IP 设计工程师使用该套件会更加轻松。放眼未来，我们计划在大规模设计中采用Vivado 工具，并期待着通过高性能综合、布局布线分析功能和低存储器使用率等众多突破性技术推动生产力的大幅提升。”– Yasuo Yamamoto，IP 平台业务部负责人

OmniTek 公司，赛灵思联盟计划认证成员
　　“我们参加了针对 Vivado 设计套件的合作伙伴培训活动，新产品给我们留下了深刻的印象。我们认为 IP-XACT、SDC 和 AMBA AXI4 等业界标准的采用对大型 28nm 器件所需的FPGA IP 的推广而言非常重要。Vivado IP 集成器和 IP 打包器工具进一步缩短了 IP 开发和集成所需的设计时间。”– Roger Fawcett，董事总经理

4DSP 公司，赛灵思联盟计划成员
　　“Vivado 设计套件将灵活性和高性能整合在一起。项目的创建非常方便，结合直接简单的设计流程，有助于我们快速高效地满足设计要求。AMBA AXI4 接口所具有的通用特性，使我们可以非常轻松地将现有的 IP 和参照设计向最新的 7 系列产品移植。”– Justin Braun，FPGA 设计经理

Blue Pearl Software 公司，赛灵思联盟计划成员
　　“我们的 Blue Pearl 软件套件能够与赛灵思 Vivado 设计套件在 Windows 平台上实现无缝协作运行。我们的 RTL 分析解决方案包括 linting、时钟域交错 (CDC) 和 Synopsys 设计约束 (SDC) 自动生成等。我们可以利用 SDC 自动完成 FPGA设计实现过程中的合成与布局布线步骤。客户表示，我们的软件减少了重复设计次数，缩短了整体设计时间，而且，我们的 Visual Verification Environment™ 对任何水平的 FPGA 设计人员来说都非常易于使用。”– Shakeel Jeeawoody，产品市场营销总监