基于单晶片CMOS语音合成的ASIC设计

3.5 存储语音ROM

　　ROM（只读存储器）由地址译码器、存储矩阵输出缓冲3部分组成；地址译码器ROM输入16位地址码A0、A1……A15译码输出 个输出信号W0、W1……W65535,称字线。每条字线输出分别应个存储单元地址，如W0应0单元地址，W1应1单元地址。利此地址从存储矩阵选出指定单元，并其数据送至输出端。存储矩阵由许基本存储单元排列而成，包含量存储单元，存储单元ASIC设计由MOS管构成，作输入 条字线作输出8条位线（D0～D7）组成阵列。每条字线位线交叉点都个存储单元，存放位二进制值0或1。每个或组存储单元应个地址[4]。

　　4功能仿真及分析

　　从实际应成本角度考虑，拟订0.5um硅栅工艺进行流片，按照nMOS管宽长比14:1，pMOS管宽长比14:1比例设置（有些地方需作适当调整），以各个模块进行连接，QuartusII进行功能仿真，仿真出波形如图5所示：其clk_div256分频电路输出信号，最终输出结果2路音频信号PWM1、PWM2，flag0语音播放完标志信号，flag1当有语音信号播放时电平，播放断送出“0”信号，D[7..0]则ROM所存语音资料， IO1“1”时则立即播放最段语音信号，当IO2“1”时，则依次播放第至第三段语音；sig[1..0]语音段，“1”时则说明播放第至第三段某段，当“2”时，则播放最段语音，实现IO2依次播放第至第三段语音，采倍乘，当有第次IO2“1”时，倍乘mul[1..0]输出“0”，以此类推，当有第四次IO2“1”时，mul[1..0]重新清零。

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　　5结束语

　　本文作创新点: 本文所研究语音合成芯片利种优化方式，设计语音合成芯片部电路更加简化，而且性能更加稳定。同时脉冲宽度调制（PWM）语音信号调制解调行性进行论证，并且FPGA硬验证方式证明利PWM技术实现全数字语音合成输出行，从而使该语音合成芯片以全数字形式实现。