RocketIOTM GTP在串行高速接口中的位宽设计
对于这个问题，Xilinx提供了非对称的异步FIFO，但这样又会造成较大的延时，同时无法避免图4所示的DW组合转换不当的问题。这样就使得FIF0的控制逻辑比较复杂，而数据的延时又较大，又会致使性能下降，有些得不偿失，也不符合SATA2．0的高速低延迟要求。
为了降低延时，同时简化逻辑，笔者设计了一个滑动窗口位宽转换器，其中滑动窗口的作用就在于寻找到正确的DW边界，避免不当的DW组合转换。150 MHz时钟和75 MHz时钟的相位一致是这种转换稳定进行的保障，而xilinx Virtex-5xc5vlx50t FPGA恰恰通过DCM提供了这样两个稳定时钟，因此，这两个时钟必须接到DCM响应频率的输出。
利用3个18bit寄存器可以组成一个右移的寄存器组，输入按[rxcharisk，rxdata]的形式组合成18 bit输入数据。在位宽转换开始后，通过判别中间寄存器的最高2 bit rxcharisk是否为2’bOl可判别DW的边界，并选择输出数据来自哪个窗口。如果75 MHz时钟有效沿检测到中间寄存器最高2 bit rxcharisk是2’b01，则输出reg2和regl重组后的36 bit数据。否则，就会输出regl和reg0重组后的36 bit数据。但由于150 MHz时钟和75 MHz时钟存在着有效沿不一致的情况(即150 MHz时钟的上升沿可能对应着75 MHz时钟的下降沿)，75MHz时钟有效沿可能会检测到rxcharisk=2’b01，也可能永远检测不到，这取决于复位之后初始输入数据的特性。数据重组的作用是将2个相邻的寄存器中的16bit数据(rxdata)及其2 bit类型指示(rxcharisk)信号重组为32 bit数据及其4 bit类型指示信号。DW边界判别的依据是：在PHY连接建立之后，主机和设备之间会相互发送SYNC原语，表明两端处于空闲状态，而SYNC就是一个控制(K)字节，其低字接收后的xcharisk是2’bol，通过这个即可识别DW的边界。
2．2 32 bit至16 bit位宽转换模块
根据上面16 bit至32 bit位宽转换分析，需要将数据处理逻辑输出的32 bit数据拆分成两个16bit数据交给GTP进行发送。同时在转换的开始时刻，要求先发送一个DW的低字，然后发送其高字，而不能先发送一个DW的高字，否则接收端将无法正确恢复出DW。另外，150 MHz时钟和75MHz时钟的相位一致，同样是这种转换稳定进行的保障，因此，这两个时钟也必须接到DCM响应频率的输出。其32 bit转16 bit的实现逻辑示意图如图5所示。本文引用地址：//m.amcfsurvey.com/article/180728.htm
用2个18 bit的寄存器组寄存经数据重组后的36 bit输入数据时，可根据输入数据的控制字节(rxcharisk)指示位来判别数据的写入和读出。由于150 MHz时钟和75 MHz时钟存在着有效沿不一致的情况，即150 MHz时钟的上升沿可能对应着75 MHz时钟的下降沿，因此，要准确地进行读写控制，就必须对wr_en和rd_en信号进行同步。同步方法是利用75 MHz时钟的有效沿(上升沿)与150 MHz时钟有效沿一致的特性来同步产生wr-en和rd_en信号。而产生wr_en和rd_en信号的依据是在系统复位后，由数据处理逻辑向外发送SYNC信号来表明系统处于空闲(Idle)状态。事实上，SYNC就是一个控制(K)字节，其响应的rxcharisk是4’b0001，通过这个可以正确地将DW写入和读出。DW的发送要求先发送低字，然后发送高字。数据读出控制块会利用rd-en信号使能2 bit的计数器，然后利用计数值将DW的低高字依次选择读出。
3 仿真及验证
通过对位宽转换模块的Verilog HDL描述，可在ModelSim se以及Xilinx ISE集成开发环境下进行功能仿真和综合布局布线后的时序仿真，也可在Xilinx Virtex-5 xc5vlx50t FPGA上进行验证。图6所示为16 bit转32 bit逻辑仿真图。而其32 bit转16 bit逻辑仿真图如图7所示。
4 结束语
本设计可实现Virrex-5 RocketI0TMGTP进行SATA2．0相关开发过程中的位宽匹配转换功能，而且具有处理延迟小、差错率低等优点，并通过了Xilinx ISE综合布线以及Virtex-5 FPGA上的验证，结果证明：本设计能够完全满足SATA2．0相关开发时序及功能上的要求。实际上，逻辑设计人员利用Virrex-5RocketIOTMGTP进行其他高速串行传输接口的开发时，也可以借鉴此设计思想。
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