PCM串行数据流同步时钟提取设计
模块使用同步时序设计方式实现，所有工作在输入全局时钟信号clk上升沿的驱动下进行，包括复位功能同样为同步工作。在clk驱动下，复位信号低电位时系统复位，各寄存器进行初始化工作置初值，复位信号结束后，run标志位置1模块开始工作。系统模块框图如图4所示。本文引用地址：//m.amcfsurvey.com/article/187615.htm
以Altera的EPM7128SLC84型CPLD作为目标器件，在集成开发环境QuartusⅡ中对上述VerilogHDL语言描述的时钟信息提取模块编译综合布局布线后进行时序仿真，得到仿真波形如图5所示。
为了方便对异常处理功能进行验证，仿真时使用输入时钟约为PCM码流速率的7．5倍，由图5中可以看出，设计对于输出采样时钟校正有很明显效果。
图6中则是使用完全8倍时钟输入的仿真结果，结果完全符合设计目标。
3 结论
本文中给出的串行数据流采样时钟提取方法及其实现，不仅局限于文中所特定语音通信PCM30／32路系统，对类似的已知速率串行数据流异步接收系统均适用。该方法能够有效地提取出数据流中包含的发送端时钟信息，并消除接收端本地时钟与之相位偏差、时钟频率偏差等因素导致的工作稳定性不高以至接收数据错误等不良结果，具有较好的适应性。
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