提升芯片投制设计的进度估算的方法介绍

芯片设计的进度经常估不准，连带影响芯片的开发成本、芯片的上市时间、及上市后的销售。许多芯片投制商（ASIC Supplier）会用总项目管理数据库来估算芯片投制设计的进度。同时绝大多数的进度估算都认为，投制设计完成的时间取决于芯片设计的复杂度，而复杂度多以电路中的逻辑门数, 存储器位数, 和时钟频率等来衡量。

然而，有家无晶圆厂的芯片投制在2008年完成一份芯片投制设计项目的内部研究，该研究显示，芯片从交付netlist后开始进行投制设计，一直到产生GDSII数据库后完成设计，此一投制过程时间的长短，其实与交付netlist的芯片设计商之成熟度密切关连。

举例来说，一线芯片设计商与三线芯片设计商均交出最终定案的芯片netlist，且芯片的复杂程度相近，则三线芯片商必须比一线芯片商多等待一倍的时日才能取得投制完成后的GDSII成果。

以下本文将解说该芯片项目及其进度数据，了解为何一线与三线间为何有如此差异，并藉此启发出更佳的规则、方法，以提升芯片设计进度的估算精确性。

本文所用的芯片投制项目进度数据，其项目的起讫认定，是从已完成最终定案的netlist开始，一直到GDSII数据库产生为止，并以单一家芯片投制商于2008年间所承接、完成的项目为依据。该投制商于2008年共承接、完成28个项目，其中19个为一线（芯片设计）业者所委托，4个来自二线业者，另5个来自三线业者。

在此，一线业者指的是已良善确立其主要部门，或者是其芯片已形成一个或多个类群，且类群化已达高度成熟性。而三线业者指的是小规模的新创公司，并专注于发展及推行新技术、新（芯片）产品。至于二线业者则在各方面均介于一线与三线之间，包括规模性、（芯片）产品成熟性、产品线的广度等等。请参考如下的表1，该表显示出一线、二线、三线业者在芯片投制项目上的相关信息。

表1 从最终定案的netlist到产生GDSII的设计时间表

表1

从表中可知，一线、二线、三线业者从netlist到tapeout（指正式将芯片设计交由晶圆厂生产成芯片）的天数分别为31天、45天、61天。其中一线与三线间有较大的差异，此差异大于一线与二线间的差异，也大于三线与二线间的差异。而较大的差异性也意味着个中的分析将能有较大且确切的斩获，因此以下本文将特别聚焦在一线与三线间的分析比较。

上表的数据也显示，芯片投制设计项目的复杂度，极大程度取决于平均门数、平均存储器位数、平均时钟频率等，关于此无论是一线、二线、三线业者均是相同的。

在平均门数方面，三线业者的用量较一线多出11%，若将此进行线性扩展对应，则会多增加3天的开制工程时间。平均存储器位数方面也是一线与三线间有所差异，不过，存储器个数（memory instance count）的差异所造成的影响，与内存在电路布局、芯片面积等方面的影响相比相对较小。即便如此，对三线业者的投制项目而言，所增加的电路布局上的工作及执行投制设计的软件工具运作时间等，也只会在整个项目中多增加几天时间而已。

在频率频率方面，一线业者的平均频率与三线业者的平均频率相比，约仅高出8%，由于差异太小，难以看出是否此为影响投制进度时间的主要因素。另外，一线业者使用较先进的制程节点技术，如此会增加设计后的验证心力，进而略增投制时间，不过使用旧制程的三线业者也会为了让芯片有较佳的频率表现而进行时序收敛（timing closure）的挑战性设计，此亦同样会略增投制时间。总体来说，一线与三线在投制设计上的差异太小，无法从中解释为何一线与三线间有长达30天的项目进度落差。

表1的所有数据都来自同一家无晶圆厂的芯片投制商，所以表中的所有投制项目用的都是同一种设计方法、同一种设计流程，在逻辑闸用量上、电路配布的密度目标等也都是相近。进一步的，参与、投入投制设计的设计工作者的能力水平，以及由工作者构成的设计团队等也都类似，而管理各设计团队的则是同一组总项目管理团队。

管理团队追查所有芯片投制设计的主要设计复杂性部份，也追查一线与三线的芯片实现差异性等，均因差异过小而难以解释为何项目进度时间有如此大的落差。唯一可解释的是一线、三线业者所交付的定案版netlist有极大的不同，进而导致后续投制进度时间的大落差。因此接下来将探讨一线与三线芯片设计商的设计工程团队，试图了解其是否为导致项目时程差异的主因。