Cadence的Virtuoso平台的高级定制化设计介绍

本文引用地址： //m.amcfsurvey.com/article/190679.htm

设计工程师必须对各自设计环境中产生的网表、模型等进行全面调试，而如果他们来自其它设计环境则无需全面调试。如果这些输入网表、模型出现错误，则需要在原来的设计环境中重新进行仿真。如果确信数字电路部分出现错误，则由数字设计工程师来调试这些数字电路部分。而数字电路设计工程师则将模拟电路作为参考，在自己的环境内对数字电路部分进行全面调试。

这种观点性概念可以成为每个领域内目标设计流程背后的一种推动力。一个设计流程中产生的结果可用于其它设计流程，从而实现大规模集成。这要求每个设计流程都能够：A)解决自己领域中的特殊问题；B)自然地产生设计相关的网表、模型和仿真设置等以便集成。图3所示为各设计流程之间以及它们与数字平台(例如Cadence的Encounter和Incisive)的互操作。

流程的重要性

Virtuoso平台通过一系列设计流程来实现这点，包括系统/IC、AMS、芯片集成和RFIC参考流程。每个流程都可为其它流程输出设计相关的网表、模型等信息来实现IP验证，通过Open Access数据库(物理和仿真数据库)进行无缝的IP验证。设计团队则可以在自己熟悉的环境或流程中集成或验证各自的IP。这其中包括了若干流程，这些流程相互作用，形成平台下一层的细节。

系统/IC参考流程位于顶层，从而使IC验证能在系统级环境中进行。系统级IP来自客户使用的系统环境，可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++语言描述的IP，或安捷伦的Ptolemy或CoWare的SPW等同步数据流仿真器。系统级IP将这些描述当作语境来混合设计IP抽象，以便在该语境中验证设计IP。系统/IC流程也促成了自下而上的设计方法，设计流程可经过这些验证套件中使用的抽象行为模型。

AMS参考流程在前端上整合了各种传统AMS设计。这一流程基于多个仿真引擎，从行为层、混合数字集成、fastspice性能到完全准确晶体管层准确度)，通过创建模块来解决顶层和混合信号层的混合信号仿真和验证。其中也会碰到与自上而下/自下而上设计相关的困难，例如顶层验证、加速布局、压降和电子移注等芯片分析以及后布局寄生效应的验证。这一流程的输出被系统/IC流使用。此外，这一流程与基于物理设计的芯片集成参考设计流相互作用。

芯片集成参考流程是与AMS流程对应的基于物理设计的方法，它可完成多领域模块的设计和组装，从布局规划到出带。这种基于分层模块的方法允许一种不断发展的方法，采用这种方法每个模块在物理环境内更新和重验证(类似于仿真回归套件)，并与不断变化的每个模块实现进度保持一致。满足各个模块的执行进度表。这意味着在出带前的最后几周内的工作已完成，实现了可预测的项目进度。

RF IC参考流程专门满足RF IC设计要求，可解决的版图设计后寄生电感分析的挑战，以及高频设计中最重要的螺旋电感建模等问题。采用了多种仿真类型，它还具有多领域仿真能力(带有谐波平衡和时域技术)，可完成大规模RF IC从概念到出带的各种问题。同样，该流程中产生的设计附产品也可用于AMS、芯片集成和系统/IC流中。

结合在Open Access架构上相互作用的流程可方便多个设计团队前后传递信息。此外，Virtuoso平台与Cadence基于数字电路的平台相互作用，提供了全面的端到端解决方案。