基于模块化设计方法实现FPGA动态部分重构

按照模块化设计流程，分别对固定模块fix和可重构模块reconfig_a和reconfig_b进行设计综合，再将两个可重构模块分别和固定模块进行组合，完成整体设计。此过程中可重构模块和FPGA的整个设计分别生成配置比特流。

图3和图4是FPGA部分重构前后的整个设计的物理实现，图中左半部分为固定模块区域，右半部分为可重构模块区域。从两图中可知在部分重构前后可重构模块区域内布线发生变化，而固定模块区域内布线没有发生变化。

图3 fix和reconfig_a整体设计的物理实现结果

图4 fix和reconfig_b整体设计的物理实现结果

FPGA动态部分重构时首先须将整个配置文件下载到器件中，重构时系统根据运行的需要选择适合的部分重构配置比特流。Virtex-E XCV600E配置比特流的大小为495204个字节，而可重构模块reconfig_a和reconfig_b配置比特流的大小分别为93324个字节和111868个字节，因此采用部分重构不仅能够在运行不间断的情况下更新可重构模块区域内的逻辑功能，而且也能使重构配置时间大大减少。

3 结论

本文以Xilinx FPGA为研究对象，介绍了采用模块化设计实现FPGA动态部分重构功能的方法。FPGA的动态部分重构功能使硬件设计更加灵活，可以将不同设计定位到芯片内同一逻辑资源部分，重构此部分逻辑资源，同时保持其他部分电路功能正常，从而灵活快速的改变系统设计，能够减少器件的花费，降低功耗、更有效的利用电路板空间，可以应用于系统实时容错、自适应硬件算法等。

本文作者创新点：基于FPGA动态可重构技术将设计从一个纯空间的数字逻辑系统转换为在时间、空间混合构建的数字逻辑系统。这种技术是数字系统设计方法、设计思想的变革，使FPGA资源利用率成倍提高。目前我国在FPGA可重构技术方面开展的研究很少。本论文阐述了采用模块化设计实现FPGA动态部分重构的方法，能够使FPGA部分逻辑功能重新配置过程中，其余部分逻辑功能正常运行，即实现了FPGA逻辑功能的动态部分重构