基于AD7762和FPGA的数据采集系统设计

模块中ad_data_bus[15．0]与FPGA的IO口进行连接。ad_rst_n是A／D的复位信号，而rst_n是系统的复位信号。ad_mclk外接40 MHz晶振，进入A／D后经过寄存器设置进行二分频。ad_sync是同步信号，可以同步多片ADC，此处不操作。
将程序通过FPGA的JTAG口下载到硬件系统，进行仿真得到的A／D模块仿真结果如图8所示。

对A／D进行仿真。从仿真图中可以看出，A／D产生低电平后才开始根据的高低电平控制传输数据。
3．3 FIFO数据缓存模块
FIFO用于存储FPGA接收的A／D采集的数据，FIFO模块的读时钟受前端A／D模块巾的data_valid信号控制，写时钟由后面的串口模块产生，已达到FIFO数据读取与串口传输的数据一致。保证数据准确地通过串口传输到上位机。FIFO的读写控制信号分别由wrfull和rdempty控制，FIFO模缺如图9所示。

3．4 串口数据传输模块
串口模块的开启和关闭信号tx_en受FIFO模块的读信号rdreq控制。

4 结束语
数据采集系统设计中，AD7762内部设置差分放大器和灵活设置的寄存器，使得外部的电路设计简单且成本低。FPGA控制更为灵活方便，若想改变A／D的工作状态只需要更改寄存器的设置内容即可。减少外部控制线的数量，使系统减小干扰，更为可靠。若将此系统作为音频信号分析系统的前端，将使整个系统的稳定度及精确度得到提高。