ADC/DAC IC上的集成强化型DSP改进宽带多通道系统

因此，为改进幅度对齐和幅度平坦度，根据每个通道相对于增益平坦Rx0的复值误差响应设计实值96抽头任意幅度和相位pFIR。应注意，pFIR设计算法更注重较窄目标I/Q波段的误差响应。但是，完整的pFIR设计覆盖更广的全速率ADC奈奎斯特区，强制处于250 MHz子带以外的区域使用统一的通带响应。因此，本文中，集中在接收NCO频率(1.3 GHz)的250 MHz子带对pFIR设计而言比奈奎斯特区的剩余频率更重要。这些pFIR采用MATLAB中DSP System Toolbox的滤波器设计功能，但同样的算法也可用到现场系统的强化型数字电路中。图7显示了本文实例所用16个接收通道中两个通道的96抽头pFIR滤波器。剩下来的14个接收通道的pFIR设计相似。图8显示了针对子阵列中所有16个接收通道设计在全奈奎斯特区的pFIR幅度和相位响应。

必须注意，pFIR设计算法通常使用介于0到1之间的连续值系数空间。但是，硬件要求量化这些持续值系数，且必须位于系统可用的特定位宽内。系统为pFIR系数空间采用不同的位宽，这样一来，一些系数是16位，一些是12位，还有一些只有6位。此外，12位系数必须在16位系数的旁边。如图7中的系数值所示，只有更大值的系数需要16位，更小值的系数只需要6位。但是，只要对理想的滤波器系数进行量化，都要引入量化误差，应注意最小化本文中的这种量化误差，设计的系数仍需拟合可用的系数空间。

量化完成后，借助数字化仪IC应用程序编程接口(API)功能，将pFIR系数载入每个通道。本文通过API使用串行外设接口(SPI)通信来修改每个通道的系数。但如果有必要，也可以使用专用的通用输入/输出接口(GPIO)信号在不同系数库间进行更快切换。

图7 单独96抽头pFIR旨在提供子阵列内的增益平坦和幅度对齐

图8 针对所有接收通道设计的pFIR频率响应显示了每个通道应用的校准响应

图9 为每个接收通道部署pFIR改进了相对于Rx0的幅度均衡和幅度平坦度

最后，获得后续接收数据采集，同时启用pFIR来分析pFIR设计的有效性。图9顶部显示了启用pFIR前的结果。应注意，在幅度均衡步骤前，16个接收通道在感兴趣的频率范围内有不同的幅度和相位。还应注意，八个接收通道的幅度平坦度响应与另外八个的不同。但在为每个接收通道设计和启用pFIR后，如图9最下方所示，所有接收通道的幅度在名义上实现了I/Q带宽内的幅度均衡、幅度平坦以及相位对齐。幅度和相位均衡还可以通过更精细的pFIR设计实现改进，但这超出了本文的范围。

数字化元件资源消耗与FPGA资源消耗

如上所述，片上强化型pFIR在抽取阶段前就存在于ADC数据通路中。正如演示的，这些pFIR为用户提供了重要的应用灵活性，但由于这个功能被卸载到数字化IC本身，因此它还使开发人员能够大大减少FPGA资源。问题就变成：为什么要在数字化IC上而不是在FPGA的硬件描述语言(HDL)结构中使用强化型pFIR？这可以从几个方面来回答：资源减少、设计复杂性和功耗。

无论关注的领域是什么，资源减少向来都是一个重要的话题。数字化IC已经创建并安装了强化型pFIR模块。在FPGA中，可以从DSP分片上建立FIR滤波器，这些DSP分片包含特定的FPGA构造元件，意在提供DSP功能。FPGA DSP分片不同于传统的逻辑门，比如触发器，它会单独计入FPGA资源利用率。要确定pFIR应用于数字化IC还是FPGA，FPGA的利用率——特别是DSP分片的利用率——变得至为重要。为了作对比，所选的VCU118平台包含一个由6840个DSP分片组成的XCVU9P Virtex® Ultrascale+^®Xilinx^®FPGA。虽然DSP分片的数量已经相当可观，但在确定结构中到底要放置多少个滤波器时，还必须考虑通道的数量。

为此，必须知道滤波器所需的输入采样速率。表1显示了在FPGA上合成一个FIR设计时所需的估计资源数量，针对的是能映射潜在数字化IC数据通道配置的几个应用场景。这些为每个滤波器估计的资源来自Xilinx LogiCORE™ IP FIR Compiler 7.2模块摘要。为了查看这个概要，向Xilinx Vivado™ Design Suite 2018.2创建的简化MicroBlaze^®设计添加了滤波器，如图10所示。250 MSPS和1 GSPS速率的情况是FIR将使用从变频器抽取的数据来运行，而4 GSPS的情况则是假设数据直接来自变频器的未抽样输入。每个FIR滤波器的运行速度为250 MHz，以便模拟FIR滤波器在基带数据通道中的运行速度，并且包含96个16位可重载系数。

鉴于XCVU9P FPGA的利用率，很显然必须要用一个更大的FPGA，比如XCVU13P（包含12,288个DSP分片），来包含所有需要的滤波器。对于4 GSPS FIR滤波器这种情况，需要至少两个XCVU13P设备来分担所有滤波器的资源负载，这相应地减少了设计成本。相比之下，上文提到的用于强化型DSP pFIR部署的全部16个通道需要的所有滤波器全部包含在数字化IC本身中，目的是为了降低系统设计方法的复杂性。

表1 提高FIR采样速率导致FPGA资源利用率超出现有能力，显著增加了系统功耗

图10 具有一个FIR滤波器的MicroBlaze设计在FPGA中启用以确定资源利用率

FPGA中FIR的另一个主要问题是设计的复杂性，这与DSP分片资源利用率高有关。考虑如何构建滤波器。在硅片上，滤波器的设计被固定在芯片的单个位置，但系数和权重可以通过数字方式改变，从而实现一个相对静态的执行。在FPGA结构中，FIR滤波器设计规定了那些DSP分片在芯片不同区域的布线。这意味着随着滤波器的增加或变动，会消耗FPGA更多的区域，DSP分片之间的布线连接也变得越来越具有挑战性。其次，扩展FIR滤波器设计可能会影响FPGA设计其余部分的布线，这会使时序关键布线变得很难，虽然在某些情况下并非不可能。

数字化元件功耗与FPGA功耗

行业总体趋势是提高变频器的采样速率和多通道集成，这往往要求系统架构师在整体设计中实施DSP模块时能分析系统功耗。过去这些DSP模块通过可编程逻辑来实施，如FPGA中可看到的。但是，在FPGA内实施可配置模块通常会产生过多的整体系统功耗。

为了尝试直接比较两个系统，我们为VCU118创建了几个简单的参考设计，目的是为了确定基于FPGA的滤波器方法在实际场景中功耗的相对差异。之所以选择VCU118，因为当时它在Xilinx直接提供和支持的评估系统中拥有最多的DSP。基于VCU118，针对每个FIR输入采样速率创建了两个Vivado项目：一个有滤波器，一个没有。对于250 MHz和1 GHz这两种情况，在设计中插入了八个FIR滤波器，如图10所示。在4 GHz情况中，由于资源利用率高，设计中只插入了两个FIR滤波器。每个滤波器使用输出Xilinx LogiCORE DDS Compiler 6.0模块馈送，以便确保使用的是有效数据。另外必须注意，在合成后要检查RTL，以便验证设计中保留了滤波器，确保它们没有被优化掉。在针对每个采样速率的第二个设计中，滤波器被移除，但所有其他IP模块保留。

实施后启动设计，采用电流测量创建一个相对功率偏差，以便隔离滤波器所需的额外功率。滤波器的电流消耗见表2每个滤波器的测量功率一栏。再通过设计中为数量有限的滤波器（八个滤波器用于250 MHz和1 GHz，以及两个滤波器用于4 GHz）采集的数据推算出所有滤波器的总功耗。这个偏差是对比的基本单位，用于扩展到VCU118无法实施，但数字化仪IC可以实施的不同配置。作者认为，这对FPGA来说相对公平或可能有利，因为一个实际系统的功耗不可能会线性扩展。最后，将结果与Xilinx功耗估计器(XPE)工具为各种滤波器生成的功耗估值进行对比3。功耗估值远远高于推测的结果，但这也说明利用率提高造成的功耗是非线性增长的。

为了比较FPGA中FIR和数字化仪IC中的强化型pFIR的功耗，我们将简单的滤波器设计测量的结果与多通道系统的实际电流消耗进行了比较，多通道系统使用数字化仪IC上的强化型pFIR DSP模块。包括所有前端网络和时钟电路在内，使用未启用强化型pFIR的数字化仪IC平台的总系统功耗大约为98.40 W。如果所有16个强化型pFIR都启用，使用数字化仪IC平台的总系统功耗大约是104.88 W。因此，在多通道平台使用强化型pFIR导致的功耗偏差总共约为6.48 W，包括了数字化仪IC系统上的所有16个接收通道。强化型pFIR直接接收来自ADC的数据，其运行速度必须为当前一代的ADC采样速率(4 GSPS)。

表2 提高FIR采样速率会导致系统功耗增加

图11 数字化仪IC中的强化型DSP模块改善了系统级功耗

但将这种功耗与假设有16个4 GSPS FPGA FIR的功耗作对比有点不切实际，因为对单个Virtex Ultrascale+系列FPGA而言，其资源利用率不可能很高。因此，将250 MSPS速率的FPGA FIR与强化型4 GSPS pFIR作对比，表2和图11显示了32个FPGA FIR（16个I FIR和16个Q FIR）的功耗是2.40 W。FPGA中的滤波器的运行速度比强化型数字化仪IC DSP模块中的慢16倍多，但FPGA的功耗仍是强化型数字化仪IC功耗的0.37倍。将32个1 GSPS FPGA FIR与强化型4 GSPS pFIR相比，FPGA FIR的功耗约为7.04 W（其功耗要比强化型pFIR的高得多），运行速度则比强化型pFIR的慢4倍。将16个4 GSPS FPGA FIR与16个强化型4 GSPS pFIR作比较，FPGA的功耗是这个系统配置的2倍。总之，图11表明数字化仪IC中强化型pFIR的功耗要低于相应的FPGA FIR滤波器的。此外，强化型pFIR降低了FPGA DSP片的利用率，这也降低了设计的复杂性和总功耗。利用更高速率的滤波器拓宽了250 MSPS滤波器数据速率不可能降低时的宽带应用场景。

最后要考虑的一个因素是在过度依赖FPGA资源的设备中（如数字化仪IC AD9081）利用强化型DSP的可扩展性。在许多应用中使用16个通道，也许只是最终系统的一个小子阵列。对许多利用强化型DSP（如AD9081中）的系统集成商而言，与通过增加FPGA资源拓展后端处理相比，可以得到更灵活的规模级解决方案以及更简单的信号链。关于这个争论，作者主要考虑了拥有中央处理模型的系统，其中所有数据最终必须聚集到单个FPGA中。在这种情况下，随着通道规模的扩大，向更多的数据变频器增加内置滤波功能就需要更多的SERDES线路，从架构方面看，管理很简单，因为并不需要更多FPGA资源。没有这些强化型DSP功能，系统集成商就需要连接多个FPGA，以便针对同样的应用获得必要的资源，情况会非常复杂。

结论

本文介绍了一个在单片数字化元件IC中整合DSP模块的系统，并用具体的例子证明了这些数字化模块可以提供相控阵、雷达、卫星通信和电子战应用所需的多通道幅度和相位均衡。一种采用pFIR数字滤波器和DUC/DDC NCO相位偏移的方法表明，无需将这些DSP模块整合到FPGA中，也可实现多通道宽带均衡。用来进行这种验证的系统见图12，称为Quad-MxFE Platform4 ，可从ADI公司购买。明确来讲，AD9081 MxFE IC已经成为子阵列设计的主干。Example HDL、MATLAB脚本和用户证明文件可在ADQUADMXFE1EBZ产品维基页面(ADI公司2020)上查看。16发射/16接收校准板(ADQUADMXFE-CAL)也已开售。仪器仪表和5G市场也许会对这些技术在子阵列测试和测量或基站开发方面的运用感兴趣。

图12 Quad-MxFE平台可从ADI公司购买

参考资料

1 Michael Jones、Michael Hennerich和Peter Delos。“使用集成宽带DAC和ADC的多芯片同步特性确定上电相位。”ADI公司，2021年1月。

2 混合信号和DSP设计技巧，数字滤波器。ADI公司

3 Xilinx Power Estimator工具。Xilinx.

4 Peter Delos、Charles Frick和Michael Jones。“多通道RF到数据开发平台助力相控阵原型开发。”ADI公司，2020年7月。

Quad-MxFE Prototyping Platform用户指南。ADI公司

作者简介

Mike Jones是ADI公司航空航天和防务部的首席电气设计工程师，在美国北卡罗来纳州格林斯博罗工作。他于2016年加入ADI公司。从2007年到2016年，他在北卡罗来纳州威尔明顿的通用电气公司工作，担任微波光子学设计工程师，致力于研发核工业微波和光学解决方案。他于2004年获得北卡罗来纳州立大学电气工程学士学位和计算机工程学士学位，2006年获得北卡罗来纳州立大学电气工程硕士学位。联系方式：michael.jones@analog.com。

Travis Collins拥有伍斯特理工学院电气和计算机工程博士学位和硕士学位。他的研究侧重于小型蜂窝参考建模、相控阵测向和软件定义无线电的高性能计算。他目前就职于ADI公司的系统开发部，主要负责通信、雷达和通用信号处理应用。联系方式：travis.collins@analog.com。

Charles (Chas) Frick是ADI公司航空航天和防务部的系统应用工程师，在美国北卡罗莱纳州格林斯博罗工作。加入ADI公司之前，Chas于2016年获得伍斯特理工学院机器人和电气工程两个学士学位。自2016年加入ADI公司以来，他一直从事PCB设计、嵌入式C语言代码、MATLAB GUI、Python™测试自动化和版本控制系统工作。在工作之余，Chas喜欢前往攀岩馆、溜冰场或参加FIRST®机器人活动。联系方式：charles.frick@analog.com。