在2nm节点实现背面供电技术的挑战

三大代工厂计划尽快在 2 纳米节点上实现背面供电，为芯片中更快、更有效的开关、减少布线拥堵和降低多个金属层的噪声奠定基础。

采用这种方法的好处是显著的。通过在背面使用略粗、电阻较小的线路传输电力，而不是采用效率低下的正面方法，由于压降更小，功率损耗可以减少 30%。在典型的高级节点处理器中，电源线可能穿越 15 层甚至更多层的互连。这种改变还为正面信号释放了布线资源，尤其是在第一层及最昂贵的金属层，并减少了各种类型的相互作用，这些相互作用由于有时不可预测的、基于工作负载的物理效应，极大地增加了设计复杂性。

英特尔可能会成为第一个采用背面供电的公司，以恢复其在制程技术领域的领导地位。三星和台积电也会紧随其后。

图 1：背面供电减少了电压下降和 RC 延迟，但需要更长时间处理。来源:英特尔

这并非一个简单的改变。背面供电（BPD）带来了一系列处理挑战，包括针对极端晶圆变薄和晶圆背面与正面键合（后者每个芯片包含数百万个纳米级 TSV 孔）而产生的失真进行光刻校正。

尽管如此，背面供电是值得付出努力的。英特尔技术开发部门副总裁 Ben Sell 表示：「我们从中学到了很多，这些知识帮助我们为这一流程铺平了道路。例如，如何优化精确打磨晶圆的方法，以免损坏晶体管本身。」

Sell 的团队正在使用 FinFET 和 PowerVia 对英特尔 4 代工艺进行优化，首批设备去年在 VLSI 研讨会上发布。该公司计划将 PowerVia 与 20A 节点（2 纳米）的 RibbonFET（全方位栅极）晶体管结合使用。通过采用 BPD，设备实现了 6% 的性能提升（Fmax）、90% 的单元利用率以及 30% 以上的降低电压降。Sell 表示：「在晶体管的两侧布线，有助于我们把标准单元排列得更紧密。我们称之为利用率，就是实际使用单元占据的面积比例。」

图 2：晶圆背面使用了 4 层互连，而正面使用了 14 层互连，将微孔连接到接触层。来源：英特尔

三星也在开发背面供电技术，早期研究表明，它将实现令人印象深刻的性能指标。三星使用了两种不同的 Arm 核，报道称频率提高了 3.6%，面积减少了 10% 和 19%。标准单元之间的「电源抽头」单元用于实现电源和地接。该团队还预计标准单元区域的面积将减少。

更优的布线效率

理想的供电网络可以在任何活动过程中为集成电路上的有源电路稳定地提供恒定电流。最重要的参数之一是从 IC 电源引脚到电路晶体管的所有互连路径中 PDN 的 DC 电阻。

图 3：背面功率传输大大缩短了凸块和晶体管之间的路径，而正面必须穿过 15 个或更多互连层，这将遭受高电压损失。来源：Applied Materials

IR 降是大规模互连的瓶颈。通过采用背面供电，设计师可以独立优化布线，在背面使用较粗的铜线来供电和接地，在正面使用更细的铜线来传输信号。设备制造商从成本高昂的金属 0 层消除了电源网格，该层需要使用 EUV 进行双重图案化甚至三重图案化。采用 BPD，该层将金属 0 级间距从 30nm 放宽至 36nm。Sell 表示，仅这个改变就足以为额外的工艺层支付费用，尽管吞吐量更长。减轻的拥堵情况也降低了 RC 延迟，使晶体管可以在更高的频率下工作。「大部分成本优势来自使用简化的 EUV 流程，这需要更少的工具。也许你可以通过单次光刻实现，而不是进行两次或三次光刻操作。」

imec 研究人员在 2019 年提出的背面供电是实现持续逻辑扩展的关键一步。这种方法有三个主要类别（参见下面的图 4）。

图 4：BPD 方案提供了与晶片处理复杂度增加相关的不同级别的缩放优势。来源：Applied Materials

最简单的方法是将电源导轨上的深通孔连接到 CMOS FET 周围的第一层金属，并通过顶部触点向下穿过。PowerVia 使用纳米 TSV 孔将背面电源网络连接到晶体管的接触层，实现卓越的可扩展性。最后，「直接连接」方法将背面微孔直接连接到每个晶体管的源极和漏极区域。

直接连接实现了最佳的可扩展性，但它是这三种方法中风险最大的。「在制造设备之前，你需要在鳍状结构之间放置金属，」imec 的高级研究员、研发副总裁兼三维系统集成项目总监 Eric Beyne 表示，「在前端之前进行金属处理让人们感到有些害怕，但这样可以制作触点并获得稍微多一点的空间。问题在于你需要将背面的光刻与正面对准，但这个晶圆已经经过键合和变薄，所以会产生变形。」

遗憾的是，在需要对齐顶部和底部晶圆的特性的同时，还存在顶部晶圆的变形。即使在键合过程中对齐晶圆，扫描仪上的自适应光刻方案也需要进行校正，而且校正是复杂的。并非所有校正都朝着相同的方向进行。与此同时，叠加预算在缩小。Beyne 估计，根据方案，可能需要应对 10 至 20 纳米的叠加。对于更直接的连接方法，这个数值急剧下降至 3 纳米，这可能需要对键合引起的变形进行更多控制。

Beyne 表示：「这些源极/漏极特征非常小，因为 CPP（接触栅极间距）仅为 45 纳米。因此，在 S/D 上着陆非常具有挑战性，还必须非常准确。」

微孔的高宽比（高度/宽度）通常在 10:1 左右。精确控制的蚀刻过程对新的微孔和其他关键特征至关重要。Lam Research 公司的副总裁兼总经理 Kaihan Ashtiani 表示：「所有三种背面供电（BPD）方法都涉及到需要蚀刻并用导体、绝缘体或两者一起填充的高深宽比特征。」

晶圆变薄过程本身也并非那么简单。变薄后，硅层只剩下大约 500 纳米。imec 正与 Disco 的工程师合作，以提高研磨过程的均匀性和加工速度。

化学机械研磨（CMP）同样起着关键作用。Lam Research 公司的高级总监 David Kretz 解释说，粗研磨过程后，进行精细抛光（CMP），以接近最终目标厚度并完全去除研磨损伤。然后，湿法清洗或干法蚀刻去除剩余的硅。硅锗（SiGe）可以作为蚀刻停止层。

Kretz 表示：「湿法硅蚀刻最早是为 CMOS 成像和功率器件开发的。随后为晶圆键合（尤其是 NAND 器件）开发了额外的应用——将 CMOS 阵列与存储单元键合。」现在，这些蚀刻技术正在背面电源轨道应用中得到运用。

湿法面临的挑战包括成本效益、均匀性（总厚度变化，TTV）以及修复研磨步骤中的硅损伤。Kretz 表示：「Lam 通过首先使用快速蚀刻速率处理过程来去除大量硅（成本效益），然后切换到较低蚀刻速率处理过程，使我们能够更好地控制最终膜的粗糙度。」

计量技术在监测均匀性方面起着至关重要的作用。Kretz 解释道：「我们的集成厚度测量系统（ITMS）使客户在湿法蚀刻前测量晶圆，以便我们为研磨过程中产生的入射厚度变化而调整工艺。这导致最终晶圆间厚度变化得到更严密的控制。」

图 5：首先制造晶体管和电源过孔（a），然后是多层正面金属化和电介质密封（b），结合到硅载体（c），然后是背面电源处理。来源:英特尔

在英特尔的简化过程流程中（见图 5），首先构建 FinFET 或全方位栅极晶体管，然后蚀刻纳米孔并用钨或其他低电阻金属填充。接下来，使用略大于前端电源分布网络所需的金属 0 线路制造信号互连（M0 至 M14）。然后，沉积一个介质（密封）层，接着将前端晶圆翻转并将其安装在承载晶圆上。再进行硅的研磨和抛光（CMP）。蚀刻停止层有助于防止去除晶体管本身。

最具挑战性和复杂性的流程是直接接触，它将金属与晶体管的源极和漏极接触起来。Ashtiani 表示：「在直接源极接触方法中，在正面和背面连接之间对齐是一个挑战。此外，从正面进行外延接触层形成，留下背面悬出部分。由于金属填充是从背面进行的，对悬出结构的金属化是一个额外的挑战。」

Ashtiani 详细讨论了由于已构建铜堆栈的存在而引起的热预算限制，这使工程师们积极评估金属替代品，如钌和钼。「钼正作为一种引人注目的替代品，取代钨用于先进的芯片制造，」他说。「外延背面接触层是在 BEOL 过程之后制作的，因此受限于 400 至 450°C 的温度上限。在 BEOL 热预算内形成欧姆低电阻接触将是一个巨大的挑战。」

在 Lam 的研究中，钼沉积已经表现出形成欧姆接触的能力，使用低温原子层沉积（ALD）钼在整流和自下而上的接触填充方案中。钼的其他优势包括更短的平均自由程。因此，在更小的特征尺寸下，电阻率仍然较低。此外，它在介质中没有固有扩散性，因此不需要更高电阻率的障碍。

另一个正在测试的金属是钌。在多项研究中，钌已被探讨作为正面接触的替代接触材料，imec 研究发现，与钨电源导轨相比，钌在背面供电中可降低电阻 40%。两种金属之间的关键区别在于成本。钌的前驱体比钼的前驱体贵一个量级。

排除故障

当所有的互连都限制在晶圆正面时，故障隔离和调试传统上是通过硅背面进行的。但随着背面金属化技术的发展，分析方法发生了改变。英特尔的 Sell 表示：「当在两侧都有金属时，显然会变得更难，因为突然之间会碰到金属层的阻碍。我们不得不开发不同的技术，以确保即使通过这些金属线，我们仍然可以定位缺陷并对其进行表征。」英特尔正利用现有和新颖的调试技术进行这些分析。

与此同时，使用高速扫描测试模式进行测试，以识别速度路径问题并修复设计中的性能限制路径，使设备能够以更高的时钟频率运行。对于每个失败的扫描单元，根据逻辑模拟值的结构分析识别失败路径。

产量和可靠性

为确保可靠性，芯片制造商采用与任何复杂逻辑器件相同的可靠性测试方法，包括时间相关的介质击穿（TDDB）、偏压温度不稳定性（BTI）和热载流子注入（HCI）。

三星分析了与封装过程相关的热机械可靠性，以确保不存在不连续性。工程师们分析了由多层金属堆栈（包括背面供电）引起的应力水平，与传统互连堆栈引起的应力进行了比较。团队使用建模方法在其 4 纳米节点与翻转芯片封装的情况下进行了比较。他们在一篇近期文章中表示：「... 我们选择单个凸点中受到的最大拉伸应力的位置，即位于芯片边缘的凸点，并在封装模型的热位移边界条件下检查 BEOL 子模型。」

具有背面电源的芯片在 z 方向上产生的拉伸应力增加了 62%，这种应力集中在纳米 TSV 正上方的第一金属层。团队进行了测量，包括对纳米 TSV 尺寸进行调整。通过将 TSV 的宽度（或高度）增加 10%，可以减轻应力并降低电阻，同时通过环形振荡器模拟实现速度的提升。他们展示了 TSV 的尺寸和屏障金属厚度对应力和性能的影响。

总的来说，应力积累是行业中越来越关注的问题，尤其是随着临时键合过程越来越多地被应用，以便将不同的架构或材料结合在一起。Brewer Science 公司首席技术 Rama Puligadda 表示：「客户期望键合材料能够在整个过程中将器件晶圆固定到载体上，而不发生分层。因此，在一切都完成并真正准备好解键之前，释放层不能解除键合。但是接下来它需要非常容易地释放，无论是通过机械手段还是使用激光。因此，对于应力极大的晶圆，保持这种平衡变得更具挑战性。」

结论

背面供电是一种突破性方法，可以更高效地为器件供电，同时改善最小型前端互连的可制造性。工艺改进围绕光刻校正、CMP、蚀刻、清洗和键合过程中的失真进行。避免故障变得更具挑战性。尽管如此，这种生产速度更快逻辑器件的方法预计最早在明年初出现在器件中。