2.5D EDA工具中还缺少什么？

2.5D 设计的 EDA 工具链中存在的缺陷限制了这种先进封装方法的应用，目前这种方法主要局限于高性能计算领域。然而，随着芯片行业其他部分开始向高级封装和芯片组件迈进，EDA 行业正开始调整发展方向。

所有新技术都有学习期，2.5D 先进封装技术当然也不例外。尽管这种封装方法的潜力很明显——具有比视网膜尺寸的 SoC 更多的功能、更低的功耗和更高的性能，但 EDA 行业对这个市场的态度相当谨慎。直到最近，众多封装方案中哪一个能够获得足够的市场份额以支持投资还不清楚。然而，随着金融市场预计高带宽内存（HBM）的应用规模更大，而 2.5D 技术的进展催生出了第一个概念验证，市场形势已有积极变化。

要实现 2.5D 技术的广泛应用，仍需进行大量的优化和自动化工作，关于多种可能的解决方案中哪个会胜出的问题仍有待解决。然而，在标准逐步发布和行业持续推进该封装技术的过程中，相关工具需要比现在更高效、更优雅地应对一系列挑战。

接口

2.5D 集成带来了一个之前不存在的连接类型，这是最大的挑战之一，但也是一个机遇。尽管之前的设计拥有相同的片上连接，但 2.5D 采用中介进行连接。从这个角度看，它们很像 PCB（印刷电路板），但连接密度更接近于最先进的平面芯片。

Cadence 自定义 IC 与 PCB 组的产品管理团队主管 John Park 表示，「当你开始制作独立的芯片组件并为 UCIe 插入 PHY 时，你就会面临信号完整性的经典问题。当通过一个中间层或桥接器将这个芯片组件上的 UCIe 接口连接到另一个 UCIe 接口时，是否符合要求？抖动有多大？线路上的噪声是否过多导致我的接收眼缩小？在芯片设计端和系统端所做的处理正在逐渐汇聚。系统端已经有超过 30 年处理信号完整性的经验，并且我们具有先进的三维电磁场求解器，允许你对其进行建模。对于数字芯片设计师来说，这个概念可能有些新颖。」

如今，集成电路设计师使用的工具更像是电路板工具，但随着时间推移，这将更像是芯片级问题。Ansys 的产品营销总监 Marc Swinnen 表示：「现在的通信仍然非常类似于 PCB，它是粗粒度的。业界正朝着更细微的颗粒度发展，我们看到芯片组件连接从 C4 凸点变为微凸点，再到混合键合，互连密度也越来越高。随着更细的颗粒度和 3D 架构，你可以考虑功能模块与其他模块的通信。从理论上讲，它可以发展得更远，但使用现有的工具进行设计和布局实在太困难了。」

这里存在一个学习周期，涉及到插座材料和设计以及相关通信标准的发展。Eliyan 的首席执行官兼联合创始人 Ramin Farjadrad 表示：「UCIe 有两个版本，分别是先进封装和标准封装。对于先进封装，导线距离是 2 毫米；但对于标准封装，距离是 20 至 25 毫米。如果要获得最高的带宽，使用标准封装要比使用先进封装困难得多。在先进封装中，使用基本的 SerDes 就可以达到 32Gbps。不用担心串扰或通道返回损耗。由于导线密度很大，你可以在导线屏内放置高速导线，不需要额外的过孔。而在标准封装中，必须使用过孔，这会导致串扰和反射。」

尽管看似一切都倾向于支持先进封装，但实际情况并非如此简单。Farjadrad 补充说：「虽然线密度可能比高级基板低 5 到 6 倍，但这意味着线的截面厚度可以增加 5 到 6 倍。这使得对于相同的导线，电阻减少了 30 倍，从而可以实现更长距离的传输。这是在高速与低电阻之间取得的平衡折中。」

UCIe 先进封装依赖于其非常短的传输距离。西门子数字工业软件高级封装解决方案总监 Tony Mastroianni 表示：「因此，你不需要使用很多长距离 SerDes 中的先进均衡技术。这导致它们体积更小、功耗更低。它们是理想的发射器和接收器，因此可以避免封装中的布线通道产生失真问题。你确实需要仔细布置这些走线，并处理间距和屏蔽问题，以确保不会因芯片间的非理想布线而损失性能。大多数现有的 PHY 设计是利用它们的短距离特性。这会产生一个问题，因为你只能在一个芯片上放置少量的 HBM 内存。你不能把它们放得离一个小芯片太远，因为这些 PHY 并不是为此而设计的。」

其他工具需要进行重大升级。Fraunhofer IIS/EAS 高效电子部门主管 Andy Heinig 表示：「3D 系统在系统的不同部分包含庞大的电源传输网络。芯片上有网格，芯片间有铜柱或者混合键合垫，系统外部还有其他元素——通常是封装基板。整个电源网络是一个非常复杂的结构，包含数百万个设计元素，大小也各不相同。芯片上的设计元素在几十微米的范围内，而封装上的结构最大可以达到几毫米。对于 3D 求解器来说，这种多层次问题通常很难解决，但为了验证电源网络，还是有必要对整个电网进行模拟。」

电源问题更像是集成电路工具而不是印刷电路板工具。西门子数字产业软件高级封装方案总监 Mastroianni 说：「电源通常从底层晶体管提供并向上传递，尽管相关工具可以提供帮助，但仍需对其进行管理。在 3D 设计中，整个设备将使用数百万或数千万个混合键合填充。相较于传统芯片预先设计电源和地网络，你只需在整个芯片上配置一个统一网格来管理电源。布局与寻路工具将决定哪些触点用于电源传输。」

变异问题

随着系统向 2.5D 和 3D 的发展，芯片上的变异（OCV）问题愈发显著。Mastroianni 表示：「时序闭环和 OCV 成为了巨大挑战。由于不再依赖单一晶圆，工艺变异将极度加剧。若微芯片模组采用不同工艺制造，它们之间将失去关联。对于单一晶体管，你依赖于其内部的关联性；然而在采用不同技术、供应商和晶圆时，这种关联性会消失。」

不仅仅是工艺变化需要关注，温度变化也是。Ansys 的 Swinnen 表示：「温度波动会导致超过静态时序分析最小/最大温度范围的重大设备行为变化。机械应力对半导体器件的电气参数有很大影响。实际上，许多工艺有意识地在制造晶体管时引入机械应力来影响其特性。目前仍在开发将机械结果转变为电气影响的解决方案。此外，有些人正关注将光子学集成到封装中，但光子学电路对温度非常敏感，哪怕微小变化也可能导致参数失效。」

角落问题可能会相互影响。Cadence 的 Park 表示：「要解决时序问题，必须考虑多个方面，如工艺、电源和热管理。随着这些问题逐渐叠加，问题的复杂性也在增加。如何解决？我们已经有一些削弱角落问题的技术。当我们应用 3D 堆叠和混合键合时，业界希望看到相似的工艺、接近的节点以及类似的时序性能，从而实现更易于管理的方案。」

在过去，我们通过增加裕度来应对变异问题。Mastroianni 表示：「如果试图解决所有的工艺变异和性能问题，过多的裕度会让设计变得异常复杂。因此，我们需要在模件之间设置接口，从根本上实现高速同步。这可以解耦这些变异并在两个模件之间实现高度同步的高速接口。」

工具的发展

EDA 行业正努力解决这些及其他问题。新思科技解决方案集团硬件工程高级经理 Kent Stahn 表示：「在该领域中，有一些以封装为中心的工具正试图解决所有问题。同时，一些源自硅领域的工具也在不断发展以应对未来，例如 RDL 扇出封装等。从布局角度来看，这些工具正在不断进步。接下来是分析部分，我们看到分析工具与布局工具之间的整合变得越来越出色。」

然而，仍有许多工作要完成。Park 表示：「当前绝大部分工具都是封装设计工具的延伸。75% 以上的硅间隔器都是采用过去几十年在印刷电路板和层压封装领域修改过的工具制作的。这些工具在电源方面进行了调整。我们需要一个不同的电源路由器，所以我们加了这个功能。然而，当我进行层压封装时，就没有正式的 DRC 或 LVS。他们运行某些 CAM 工具，确保没有间距违规和锐角问题，但这种方法相当非正式。我们并非以这种方式制造晶片。我们采用非常正式的 DRC 和 LVS 流程，确保所产出的成果整洁且可生产。」

签出过程已深入融合至芯片开发方法中。Swinnen 提问：「人们为何如此信赖签出环节？当 3 纳米技术问世时，没有人拥有丰富经验，3D 互连器同样如此。大家都承认，目前求解器的实际应用尚不多见。你需要一个在过去已展现出能妥善处理意外情况的求解器，它具备良好的适应性、广泛的应用范围和足够的精确度。这也是为什么人们在签出环节如此保守且不愿改变的原因之一。他们希望求解器能正确可靠地应对各种问题。

关键的升级需求之一是分析电阻 R 和电容 C 以外的因素。新思科技的 Stahn 表示：「芯片设计师往往忽略电感 L，而它实际上十分重要。这就是为什么封装设计师、芯片设计师和印刷电路板设计师需要联合起来，多个学科共同协作。有一些不同工具供选择，例如可以集成到布局工具中的工具，或者单独用于信号完整性分析的工具。只要芯片设计师开始关注电感 L 并改变他们的思维方式，这是完全可行的。对于传统的硅提取工具，他们也必须开始关注这方面。因为随着中继器尺寸增大、电路长度加长、速度提高，它们与波长或波长的十分之一变得越来越接近。我们必须要考虑这方面，否则将面临信号完整性问题。」

与过去相比，架构师需要更多的帮助。「每个人都需要系统规划师，」Park 表示，「设计的不仅仅是单个芯片，而是三个集成芯片。从更高层次来看，你需要一个系统规划师来整合这些芯片元件，优化它们的放置位置，关注热设计和电源传输，并据此创建优化的 3D 平面图。然后你可以使用一个工具设计数字芯片元件，使用另一个工具设计模拟芯片元件，最后进行封装。从工具角度来看，系统级规划已经取得了很大的进步，但我们仅仅在扩展它们的数据库并增加新功能。」

最大的改变可能是组织层面的。Mastroianni 说道：「过去，封装设计师从未与架构师进行过交流。而现在必须要有这种交流。会选择哪种实施技术？将如何处理热问题？采用哪种封装技术？是硅基中继代表还是有机中继代表？因为存在无限多种场景，所以需要尽早进行分析。如何将系统或子系统拆分成众多芯片组？在架构分解层面，你至少需要考虑应力分析。当开始进行物理设计时，封装设计师需要与芯片设计师一起完成 I/O 规划。此外，还要考虑测试方法，测试工程师需与封装工程师合作，探讨芯片组中采用哪些测试策略，以及如何在封装中连接它们。」

结论

EDA 公司已经对现有工具作出了改进，以实现和验证 2.5D 系统。然而，这些工具可能不足以使 2.5D 集成成为主流，原因在于工具与设计团队的结构组织未必完全契合。尽管最优的组织结构尚无定论，但最终他们需要共同努力并进行协作。问题通常隐藏在细微处，而根据当今的方法论，存在许多隐患和未知因素，导致潜在灾难随时可能发生。