台积电、英特尔、三星，背面供电技术大比拼

随着摩尔定律的演进，晶体管越来越小，密度越来越高，堆叠层数也越来越多，可能需要穿过 10~20 层堆叠才能为下方晶体管提供电源和数据信号，这导致互连线和电源线共存的线路层变成了一个越来越混乱的网络。同时，电子在向下传输的过程中，会出现 IR 压降现象，导致电力损失产生。

除了电力损失，供电线路占用空间也是问题。芯片电源线路布线复杂的后段制程，往往占至少 20% 资源，如何解决信号网络跟供电网络资源排挤问题，使元件微缩，变成芯片设计者主要挑战，这就造成半导体业界开始把供电网络转移到芯片背面的原因。

台积电超级电轨 2025 年 A16 制程上亮相，技术复杂提高芯片效率

晶圆代工龙头台积电日前在北美技术论坛发表 A16 节点制程，除了容纳更多晶体管，提升运算效能，更降低能耗。更令人关切的，在 A16 芯片导入结合超级电轨（Super PowerRail) 架构与纳米片晶体管，带动运算速度更快、更有效率的数据中心处理器发展。尤其，台积电 A16 采不同芯片布线。向晶体管输送电力的电线将位于晶体管下方而不是上方，称为背面供电，有利于生产更有效率的芯片。

事实上，最佳化处理器的方法之一是缓解 IR 压降，这现象会降低芯片晶体管接收的电压，降低性能。A16 电线不太容易出现电压下降、不仅简化电力分配，还允许芯片电路更紧密封装，目标是处理器放入更多晶体管以提高运算能力。而且，晶体管由四个主要元件组成，源极、汲极、通道和闸极。源极是电流流入晶体管的入口点，汲极是出口，通道和闸极依序负责协调电子的运动。

台积电在 A16 制程技术上将电力传输线直接连接源极和汲极。对此，台积电表示，决定更复杂设计是因有助于提高芯片效能。在此情况下，使用超级电轨的 A16 将较 N2P 相同 Vdd（工作电压） 下，运算速度增加 8%~10%，或相同运算速度下，功耗降低 15%~20%，芯片密度提升高达 1.10 倍，支援数据中心产品。

英特尔 PowerVia 将在 2024 年于 Intel 20A 上生产就绪

与台积电超级电轨相同的，英特尔也推出背面供电解决方案 PowerVia。据介绍，电源线原本可能占据芯片上面 20% 的空间，但 PowerVia背面供电技术节省了这一空间，也意味着互连层可以变得更宽松一些。

对此，先前英特尔团队还特地制作 Blue Sky Creek 测试芯片证明，背面供电技术电源线和互连线可分离并线径更大，以改善供电和信号传输。测试结果显示，芯片大部分区域的标准单元利用率都超过 90%，平台电压降低 30%，并达成 6% 频率提升，同时单元密度也大幅增加，并有望降低成本。PowerVia 测试芯片也展示良好的散热特性，符合逻辑微缩预期将实现的更高功率密度。

另外，PowerVia 也计划导入到英特尔代工服务（IFS）当中，使客户所设计的芯片能更快地达到产品能效和性能的提升。根据英特尔 PowerVia 背面供电技术的官方介绍，英特尔将在 Intel 20A 制程技术上采用 PowerVia 背面供电技术及 RibbonFET 全环绕栅极晶体管的架构，预计 2024 上半年生产准备就绪，用于未来量产客户端 ARL 平台，正在晶圆厂启动步进（First Stepping）。

三星计划 2027 年开始在 SF1.4 制程上应用

至于，台积电另一竞争对手三星除了率先转型 GAA 晶体管技术之外，其背面供电技术（BSPDN）也是三星追逐先进制程的杀手锏。根据先前韩国媒体报道，三星代工部门技术长 Jung Ki-tae Jung 曾宣布，2027 年将背面供电技术用于 1.4 纳米制程。

报道指出，与传统前端供电网络相比，三星的背面供电网络成功将耗用晶圆面积减少 14.8%，芯片拥有更多空间，可增加更多晶体管，提高整体性能，布线长度减少 9.2%，有助于降低电阻使更多电流通过，降低功耗，改善功率传输状况。三星电子相关人士表示，采用背面供电技术的半导体的量产时间，可能会根据客户的时程安排而有所不同。三星正在调查背面供电技术应用的客户需求。