CPLD对FPGA从并快速加载的解决方案

　　之后CPU通过和CPLD的接口③——8位的局部总线接口，将配置数据逐字节的写入CPLD的寄存器中。以MIPS系列CPU XLS408为例，XLS408工作时钟频率为66.7 MHz，写总线周期最快需要10个工作时钟周期，即6.67 MHz，这一步受局部总线速度限制。

　　数据写入到CPLD后，再通过接口④——CPLD与FPGA之间的从并接口，将数据加载到FPGA，从并接口是同步总线，加载时间受限于总线时钟CCLK频率。

　　本方案的优点为：①、②两条路径可以在加载之前处理，且运行速度快，不占用加载时间。加载时间只受③、④的限制，而③受限于写总线周期间隔，④受限于从并接口的时钟。

　　3.2程序实现

　　CPLD从并程序采用verilog语言实现，该加载模块接口定义如下：

　　程序实现流如图3所示。

　　图3基于CPLD从并加载FPGA的程序流程

　　FPGA加载片选和写信号产生部分代码如下：