FPGA设计开发软件ISE使用技巧之：典型实例-增量式设计演示

　　6.9 典型实例12：增量式设计(Incremental Design)演示

　　6.9.1 实例的内容及目标

　　1.实例的主要内容

　　6.7节对增量式设计这一方法的基本概念和流程做了全面的介绍。本节将以一个具体的实例帮助读者熟悉增量式设计的操作流程。

　　本实例的源代码参见随书光盘Example6.9。此程序为PC机通过串口向SRAM写入数据，再由FPGA从SRAM中读取数据通过串口将其送到PC机。

　　本实例的重点在于设计过程中是如何应用增量式设计的，而不是如何实现程序本身的功能。

　　2.实例目标

　　通过本训练，读者应达到下面的目标。

　　· 掌握增量式设计与一般设计的区别。

　　· 掌握增量式设计的设计流程。

　　6.9.2 实例详解

　　增量式设计的具体实现步骤如下。

　　(1)打开ISE工程。

　　设计的第一步为创建逻辑分组。

　　在本设计中，top.v为顶层模块。顶层模块中包含两个功能模块，分别为：uart_rs232.v和sram.v。uart_rs232.v用于完成串口数据传输，sram.v用于对于SRAM的基本读写操作。

　　top.v顶层模块中，仅包含这两个模块，没有其他复杂逻辑。并且每个逻辑分组均以寄存器输出，可将这3个模块看作3个逻辑分组，满足创建逻辑分组所必须遵循的原则。

　　(2)综合。

　　为了保证在后面的实现中能够准确地完成分组区域约束，这里需要对综合的属性进行设置，在“Processes for Source”中选择“Synthesize-XST”，单击鼠标右键，设置综合属性如图6.86所示。

　　图6.86 设置综合属性对话框

　　选择“Synthesis Options”/“Keep Hierarchy”，设置综合属性为保留结构层次模式。

　　综合完毕要查看综合报告，为了和下面流程中的增量综合结果作对比，请特别注意综合报告中如图6.87所示的部分。在没有进行增量综合时，要对每个模块都进行综合和优化。

　　图6.87 未设置综合约束条件时的综合报告

　　(3)设置管脚约束。

　　在“Processes for Source”中选择“Assign Package Pins”启动设置管脚约束的工具PACE，如图6.88所示，在Loc处设置各信号对应的FPGA管脚。具体设置可参见例程代码Source文件夹下的top.ucf文件。

　　图6.88 设置管脚约束界面