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VHDL-AMS
贡献者：sylar浏览：3390次 创建时间：2009-05-26
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即IEEE 1076.1标准。
VHDL-AMS是VHDL的一个分支，它支持模拟、数字、数模混合电路系统的建模与仿真。
http://www.eda.org/vhdl-ams/
Verilog-AMS与之类似。支持模拟、数字、数模混合电路系统的建模与仿真。
http://www.eda.org/verilog-ams/
The VHDL-AMS language is an extension of the IEEE 1076 (VHDL) standard that supports the description and the simulation of analog, digital, and mixed-signal circuits and systems.
开放分类
参考资料
1.http://www.eda.org/vhdl-ams/ 2.http://www.eda.org/verilog-ams/
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