CSR实现系统加速低功耗、混合信号芯片流片

　　全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)宣布，紧凑型、多媒体及云领域的创新芯片及软件解决方案的全球供应商CSRplc (LSE:CSR; NASDAQ:CSRE)使用CadenceEncounter Digital Implementation(EDI)系统、CadenceIncisive Enterprise Simulator(IES)以及Cadence Conformal Low Power(CLP)加速了一款复杂低功耗、混合信号芯片的流片。Cadence数字流程帮助CSR快速而高效地出带一款40纳米低功耗蓝牙与Wi-Fi组合芯片，同时在功耗、面积与上市时间方面都有着卓越的表现。

　　该多无线芯片包含多种模拟模块、数百万门级用例、多电压岛及复杂的可开关功率阈。基于Cadence层级式通用功率格式(CPF)的全面功率意图法让CSR能够在流程中精确把握和管理功率意图。该EDI系统有助于减少功率阈串扰，并且让多供应电压的设计更加简单。其结果是大幅降低功耗，同时自动优化面积与性能。至于验证，CSR采用IES进行功率感知仿真，并用CLP进行形式检验，以确认其功率架构相对于黄金CPF的正确实施。

　　此外，该EDI系统的时序与信号完整性工程变更单(ECO)流程有助于大幅加快签收相关性修复周期，实现更快的时序收敛与信号完整性签收。由此实现的效率提升可帮助CSR将其设计周期减少数周。

　　“最近另外的一次多无线芯片出带中，Cadence EDI系统与低功耗设计法帮助我们有效实施与优化设计协调集，与复杂数字驱动型混合信号层级中的多供应电压功率阈约束，”CSE首席技术官Steven D. Gray博士说，“我们实现了大幅的功耗节省，并实现更快的时序与信号完整性签收。由于此次出带的成功，我们对于在所有移动互联与汽车设计中使用Cadence EDI System和CPF驱动型低功耗流程非常有信心。”

　　Cadence Encounter RTL-to-GDSII流程帮助设计团队在高级工艺节点上为当今最尖端的高性能、低功耗设计优化功率、性能与面积。此综合Cadence流程包含 Encounter RTL Compiler、EDI System与可靠的Cadence QRC Extraction和Encounter Timing System。EDI System内部包含的全新GigaOpt优化引擎能灵活驾驭多个CPU的处理能力，比传统优化引擎更快做出高质量的成果。此外，综合的CCOpt技术将时钟树合成与逻辑/物理优化进行统一，实现大幅度的功率、性能与面积改良。

　　“消费电子产品的低功耗混合信号设计的需求量正在飙升。CSR设计团队选择Cadence是因为我们成熟而全面的低功耗解决方案能够满足复杂SoC设计最为迫切的需要，”Cadence硅实现部门研发部高级副总裁Chi-Ping Hsu说，“Euncounter数字流程提供了可预测的设计闭合路径，满足并超越了CSR迫切的设计与快速上市要求。