一种雷达通用信号处理系统的实现与应用
处理流程：FPGA将接收到的和差两路信号分别进行DDC以及低通滤波，并对结果进行整理，和路信号发送给DSPA，差路信号发送给DSPD。在DSPA和DSPD中分别进行和路以及差路信号的脉压、MTI，其中MTI可以是根据命令选做的。DSPA将处理完的信号传送给DSPB，DSPD将处理后的数据传送给DSPC，在DSPB和DSPC中进行和路以及差路信号的MTD、MOD、CFAR，同时DSPC接收DSPB处理后的信号，在DSPC中进行和差比商测角，最后将整理后的结果输出到FPGA，由FPGA输出给雷达的其它模块，如图5所示。本文引用地址：//m.amcfsurvey.com/article/156265.htm
资源使用：在FPGA需要完成的功能为两路信号的DDC、低通滤波，以及与DSP的数据通信。其中在做DDC时为了便于测试在FPGA内部有Mat-lab产生的两组数据分别作和差两路数据的内部源数据。与DSP交互部分无论是总线传输还是链路口传输均与连续波雷达信号处理实现方法一致，在此不再赘述(假设FPGA到DSP传输数据为1 024个复数)。则在FPGA中占用的主要资源如表3所示。
在DSPA和DSPD中以乒乓方式接收FPGA的数据完成数据的定浮转换，脉冲压缩和MTI。其中脉冲压缩采用频域脉压的方式，然后对脉压结果作MTI，采用四脉冲对消。在DSPB和DSPC中要完成数据的MTD，MOD，CFAR，最后在DSPC中实现测角，最终将目标数据结果传输给FPGA。这些功能的实现与连续波雷达实现这些功能方法相同，在此不再赘述。则在DSP中所占用的资源如表4所示。
2．3 几个重要模块的速度
在实时信号处理系统中，系统的速度至关重要，本文所介绍的平台在各个接口及模块上均能达到不错的速率。
(1)FPGA与DSP总线传输速率。
在本系统中总线传输可以采取流水协议，零等待周期的配置，这样总线速度可以达到DSP SCLK的速度，在本系统中为50 MHz×64 bit的速率。
(2)FPGA与DSP链路口传输速率。
在本系统中链路口采取四位模式，则链路口可以配置成150 MHz，300 MHz，400 MHz，600 MHz。经过测试，FPGA与DSP之间的链路口速度可以达到400 MHz×4 bit的完美无错传输。
(3)DSP与DSP链路口传输速率。
经过测试，DSP与DSP之间的链路口速度可以达到600 MHz×4 bit的无错传输。以上几个速率为数据传输十分重要的几个接口的速度，通过测试数据可知，系统可以达到较高的，完全可以满足信号实时性的要求。
3 结束语
针对当前FPGA+DSP的信号处理平台现状，提出一种通用的硬件结构，该结构不仅将两种处理器的优点集于一身，兼顾速度和灵活性而且可以应用在不同雷达信号处理系统中，具有很强的通用性。分别介绍了此平台在连续波雷达以及脉冲雷达中的一种应用，并且这些方法已经成功应用于雷达信号处理机中。除了文中列举的方法外由于本结构硬件连通的灵活性，本结构可以根据需要应用于各种雷达处理系统中。
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