三线制同步串行通信控制器接口设计

从图2中可看到，通过复位信号rst n、片选信号CS、门控信号strobe和读写信号RW等的不同组合，实现逻辑控制功能。通过异步四位计数器SN54HC161的计数功能，使得移位寄存器SN54HC164顺利进行数据的串／并转换，将8位并行数据通过8位D触发器SN54HC374锁存在内部总线上等待系统接收。在输出端，通过双D触发器SN54HC74产生中断信号int，通知系统内的微处理器进行数据接收操作。
三线制同步串行通信控制器发送接口硬件电路如图3所示。
从图3可知，系统时钟start-clk通过分频电路模块产生发送时钟原始信号code-clk，用于电路的时钟状态控制。系统内的微处理器将要发送的8位并行数据通过8位D触发器SN54HC377，将数据锁存在其Q端口等待发送，然后在异步四位计数器SN54HC161的计数功能控制下，移位寄存器SN54HC165进行数据的并／串转换操作。在输出端，通过双D触发器SN54HC74产生中断信号，然后开始通过单向总线驱动器SN54HC244进行帧同步信号、时钟信号及数据的发送操作。
2．2 基于CPLD／FPGA的接口结构设计
为解决传统硬件电路元器件多，功耗大，体积大等缺点，利用CPLD／FPGA技术，同时结合VHDL硬件描述语言设计三线制同步串行通信控制器接口已成为一种必然，结合三线制同步串行通信机理，设计出了基于CPLD／FPGA的三线制同步串行通信控制器接口内部结构，其功能结构如图4所示。

整个三线制同步串行通信控制器接口的内部结构主要由时钟分频模块、系统接口控制逻辑、数据接收模块、数据发送模块等四大模块构成。
时钟分频模块主要用于数据收／发模块产生同步时钟信号。系统接口控制逻辑主要用于各种逻辑功能信号的控制，同时还可以接收_中断仲裁逻辑模块产生的中断信号，控制数据的接收或者发送操作。数据接收模块是三线制同步串行通信控制器接口进行数据接收的核心部分，其模块结构如图5所示。