利用低抖动LVPECL扇出缓冲器增加时钟源的输出数

4. 将ADCLK948/PCBZ的差分输出OUT2/OUT2与高速示波器相连。有关1 GHz输出的典型波形，请参见图4。

相位噪声和抖动测量

1. 重复“逻辑电平测量”部分的第1至第4步。

2. 将ADCLK948/PCBZ未使用的CLK2输出端与50 Ω负载相连（见图5）。

3. 通过一条SMA电缆将CLK2输出端与信号源分析仪相连（见图5）。

4. 测量信号的抖动性能。

图6显示了ADF4351输出端的相位噪声，均方根抖动为325.7 fs。图7显示了ADCLK948输出端的相位噪声。均方根抖动为330.4 fs。

ADCLK948的加性抖动计算如下：√(330.4(sup)2(/sup) - 325.7(sup)2(sup)) = 55.5 fs rms。ADCLK948数据手册中的额定值为75 fs rms。