基于流水线加法器的数字相关器设计
除此之外，此模型还存在消耗FPGA内部大量乘法器资源的缺点，实际上，数字相关器的每一阶所进行的采样数据流同本地码相乘操作其产生的数据结果并无实际物理意义，而有意义的仅是相乘之后符号，它直接决定了输入码流同本地码匹配的结果。本文引用地址：//m.amcfsurvey.com/article/187762.htm
由表1可见乘法器符号输出的结果实际上是同或运算，即：相同为正，不同为负。因此以乘法器作为相关器符号判决器效率并不高，而且浪费了大量的乘法器资源，完全可以通过组合逻辑判决得到相同的结果。
2 流水线型数字相关器模型
针对全加器型数字相关器的不足，建立基于流水线和符号判决的全新相关器模型，如图2所示。
3 信号处理流程
基于流水线加法器的数字相关器，其信号处理过程可分5个组成部分，即：数据扩位、补码变换、抽取判决、流水延迟和累加传递。
3．1 数据扩位
相关器的设计必须要考虑到数据累加所产生的最大结果，它决定了相关器数据移位寄存器的位宽，无论是全加器型的还是流水型的数字相关器必须对输入数据采取扩位处理。例如：一个32阶8 b输入位宽数字相关器，当输入补码数据流连续的32个码元与本地码符号一一对应，同时每个输入码元的数据绝对值均达到最大值127则累加的结果是25×127，即：数据由8 b扩大到13 b，如果相关器所采用的扩频码位数不是2n也以2n计算。通过上述分析可以得到一个相关器数据寄存器位宽公式：
评论