基于流水线加法器的数字相关器设计

式中：corro为相关寄存器位宽；indat为采样数据流位宽；n为相关器阶数以2为底数的幂次。确定了数据寄存器的位宽后就必须在数据流输入相关器之前对其进行数据预处理，将数据扩位到最大动态范围，由于输入数据流是补码，因此对正负数的扩位计算不同。下面的Veri-log HDL语言代码描述了一个32阶8 b输入位宽数字相关器扩位电路的算法。

其中：indat为输入采样数据；indat_exp为输入采样数据扩位后的结果。
3．2 补码变换
对于流水线型相关器，需要将每一个采用时钟节拍输入数据流分解成符合相反的数据对，以便于同本地码进行符号判决。处理的方法是在采样时钟的驱动下将输入数据流取反加1，产生其对应的补码数据。下述Verilog HDL代码描述了数字相关器数据变换电路的算法。

3．3 抽取判决
抽取判决的目的有两个，一是使采样数据流降速至码流速率，这样才能与本地码进行符号判决。如采用速率为40 MHz，码流速率为10 MCPS，码长32 b其流水延迟线寄存器的级数为128级，则应采用1／4抽取，即：每4级延迟线寄存器输出1级数据进行符号判决。根据表1构建的组合逻辑算法可知：如果本地码符号为正，则当前时钟采样数据原码输出并同流水线延迟线上寄存的上一阶累加数据相加；如果本地码符号为负，则当前时钟采样数据补码输出并同流水线上寄存的上一阶累加数据相加。
3．4 流水延迟
流水延迟线是流水线数字相关器的核心电路，其作用是将采样数据流同每一阶本地码进行符号判决并且将累加的结果寄存起来。由于采样数据流的速率是扩频码码速率的整数倍，则流水延迟线寄存器的级数也应是本地码阶数的整数倍。如：采用速率为40 MHz，码流速率为10 MCPS，码长32 b，流水延迟线寄存器的级数为128级。
3．5 累加传递
累加传递是流水线型相关器同全加器型相关器最大的不同之处，也是其克服加法器进位延迟的关键所在。从图1和图2可以清楚地看出全加器型相关器的加法器进位延迟是每个时钟32级加法器的总和而流水线型相关器的加法器进位延迟仅为每时钟1级。因此在同样输入数据的前提下，前者的进位延迟时间(理论上)是后者的32倍，这样两者相关运算结果必然是后者由于暂态数据而造成错误的可能性比前者小得多。但是同全加器型相关器相比，流水线相关器由于采用了累加运算的逐级传递，增加了硬件资源的消耗。因此流水线型相关器是以增加硬件资源为代价换取可靠性和动态范围，而相对当前FPGA技术所能提供的硬件资源而言，多出的资源消耗基本可以忽略不计。

4 结语
目前基于流水线型相关器模型设计的数字相关器已经应用于某高速、宽带扩频通信系统信号处算法设计中，经外场试验检验已达到或超过工程设计要求。随着FPGA处理速度的不断提高，直接通过全加器型相关器实现高速、宽带、线性接收通道扩频通信也会逐渐成为可能，但就目前技术而言，流水线型相关器是实现数字相关技术较为可靠的技术。

本文引用地址：//m.amcfsurvey.com/article/187762.htm