基于CSMC工艺的零延时缓冲器的PLL设计

　　NMSO 电流源有两个作用：其一是通过减小电流而不是减小其宽长比来降低 负载器件的跨导gm,从而在一定程度上提高增益;其二是通过Vctrl 来改变有效的线性负载，调节输出摆幅。 对源端耦合的差分结构来说，差分输入对的衬底通常有两种接法：一是接到源端，消除衬偏效应，但 这种接法使源端到地的电容很大，增加抖动：另一种接法是接到最高电位上，这样节点电容将减小，但 由于衬偏效应使阈值电压增大，且随共模输入电压而变。因此本文根据实际需要，将衬底接到如图3 中 虚线所示的衬底偏置产生电路上，近似于左边差分结构的一半，使输入对管的衬底电压较源极略高，在 减小源极节点电容的同时，又不至于使阈值电压太大。节点电容的减小也有效降低了VCO 的抖动，改 进后的结构周对周抖动减小。阈值电压随控制电压的变化而变化，从而调节振荡幅度和频率。另外，体 效应还使振荡器起振所需的控制电压减小。至此环行振荡器的三个主要性能都得到了优化。

　　3 仿真结果与版图

　　本设计采用CSMC公司的0.5μm 的CMOS 模型进行了仿真，主要使用Hspice 进行仿真，50MHz 下 的仿真结果表明，在VDD/2 时输入与输出延时为0，可实现缓冲器的零延时作用，控制电压Vctrl 的变化过程如图4a 所示，从图中可以看出锁定时间为0.31ms,功耗为4.8mV。

　　图4b 为压控振荡器的频率随控 制电压变化的曲线，由图中可以看出在工作频率内呈现很好的线性关系，这主要是由VCO 的结构决定 的。增益为83.3MHz/V，有资料表明，与高增益结构相比，较低的VCO 增益会使由耦合噪声抖动大大减小。 图5 为该PLL的版图，整个版图面积为1.2μm×1.7μm,版图设计使用的是Cadence Virtuoso 工具，在 设计中注意完全对称规则，抑制共模噪声。

　　另外，整个芯片包括许多数字控制电路，为了抑制其引入衬 底噪声采用隔离环进行隔离，并将数字电路与模拟电路尽量远离，实现电源、衬底和地的很好的隔离。

　　结论：本文采用CSMC0.5um工艺设计了一款用于零延时缓冲器的PLL，仿真结果表明，在负载电 容为15pF 时的周对周抖动为45ps，在满足各项要求的同时实现了时钟所要求的低抖动性能。完全满足 零延迟时钟缓冲器的要求，本设计产品已通过J750 的测试，证明符合应用要求。

　　本文的创新点在于采用了共源共栅结构的电流源提供充放电点流，增大输出阻抗，当控制电压有微 小变化时不会引起点流发生大的变化，因此这种结构能提供更好的匹配点流。另外，压控振荡器两个输 入对管的衬底接法也是本文的创新点，能有效的抑制衬底噪声。