京微雅格重磅之作―新版FPGA/CAP设计套件Primace5

作者：时间：2013-10-23 来源：网络收藏

时序收敛工具iXplorer

配合新型的自动寻找最佳实现的优化工具iXplorer，用户可以极大的加速设计时序收敛过程。

图5：iXplorer配置界面

Primace5.0对iXplorer进行了多项重要改进。首先，引入了支持并行执行流程的新一代流程控制引擎，充分的利用了主流多核系统的计算资源。其次，新开发的新型fMAX扫描算法Range-Scan，在充分利用了并行计算优势的基础上，可以智能扫描时序约束(目前主要是时钟频率约束)，用最短的时间寻找不同时序约束下设计实现的最佳fMAX。此外，iXplorer支持多种扫描结束条件，方便用户在多种需求下的灵活使用。最后，当用户得到最佳fMAX结果后，iXplorer提供了便捷的方式让用户把相应的约束条件设置到用户环境，从而可以得到相应的结果。

RTL模板

为了方便用户准确描述设计，改善RTL 代码质量，Primace5.0新增了RTL Template功能，其中包括了常用的Verilog设计元素。通过使用RTL Template，用户可以方便快捷的在设计中插入经过Primace软件验证的RTL代码，简化了用户设计输入过程并提高了设计代码质量。目前Primace RTL Template主要支持了以下几类设计元素：

通用语法(注释，编译器控制语法等)

可综合语法(目前仅支持Verilog可综合子集，以及Memory, Multiplier等可以自动推断的代码模式)

用户自定义模板

图6：RTL模板浏览界面

SoC仿真与时序仿真

Primace5.0还第一次完整支持了8051MCU的SoC仿真，以及时序仿真(Timing Simulation)。首先，通过简明易用的工程文件管理，方便用户对设计文件和测试平台文件进行编辑和管理;其次，引入了对8051MCU的SoC仿真支持，完全改变了过去调试8051MCU需要依赖第三方工具的调试模式，大大提升了用户SoC设计的调试效率，加快了用户SoC设计的整个验证和调试流程。最后，引入了对时序仿真的支持，为解决用户设计中遇到的时序收敛问题提供了一条全新的分析和调试的途径，加快了用户设计时序收敛的过程。

图7：仿真调用界面

流程及信息提示

相对上一代版本，新一代Primace显著改进了用户信息提示以及流程的稳定性。Primace 5.0对用户设计实现中各个阶段的流程信息重新进行了划分，将所有信息分为4类：命令信息，执行信息，警告信息和错误信息，对每一类信息逐条进行了编号，并引入了同类信息的折叠显示，方便用户通过流程信息了解设计实现的实时情况。此外，良好的用户信息分类和显示也提升了流程日志的可用性，进一步方便用户了解设计实现的过程。