京微雅格重磅之作―新版FPGA/CAP设计套件Primace5

使用技巧

时序约束设置方法

时序约束设置基本可以遵循先整体后局部，先高层后低层的规律分阶段、分步骤的逐步细化设置。用户可以按照以下顺序设置时序约束：

核心频率约束

通过约束每个时钟的时钟频率以及相位关系，可以完成基础的核心频率约束。目前Priamce5.0支持的这类约束包括Clock Setup，Clock Hold，Falling edge， Generated Clock。

I/O约束

I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时(InputDelay、OutputDelay)、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束，才是完整的时序约束。FPGA作为PCB上的一个器件，是整个PCB系统时序收敛的一部分。FPGA作为PCB设计的一部分，是需要PCB设计工程师像对待所有COTS器件一样，阅读并分析其I/O Timing Diagram的。FPGA不同于COTS器件之处在于，其I/O Timing是可以在设计后期在一定范围内调整的;虽然如此，最好还是在PCB设计前期给与充分的考虑并归入设计文档。正因为FPGA的I/O Timing会在设计期间发生变化，所以准确地对其进行约束是保证设计稳定可控的重要因素。许多在FPGA重新编译后，FPGA对外部器件的操作出现不稳定的问题都有可能是由此引起的。目前Primace5.0支持的这类约束包括Tsu，Th，Tco，Tpd。

时序例外约束

时序例外约束可以指出在全局约束下的特殊路径集合，使得最终的时序约束准确，严格。正确的应用例外约束可以提高时序分析报告质量，加快时序收敛过程。目前Primace5.0通过FalsePath来支持时序例外约束。

“好的时序是设计出来的，不是约束出来的”，好的约束必须以好的设计为前提。没有好的设计，在约束上下再大的功夫也是没有意义的。不过，通过正确的约束也可以检查设计的优劣，通过时序分析报告可以检查出设计上时序考虑不周的地方，从而加以修改。通过几次“分析-修改-分析”的迭代也可以达到完善设计的目标。应该说，设计是约束的根本，约束是设计的保证，二者是相辅相成的关系。

基于iXplorer的时序收敛方法

时序收敛(Timing Closure)指时序的不断逼近，原理是采用多次迭代(循环)的技术。因此时序收敛就是一个不断反复的过程，以确保设计中的每个路径都满足时序要求。iXplorer是京微雅格定义的，嵌入在Primace工具中的时序收敛设计流程。Primace有很多选项设置和策略，但是无法保证哪种选项或约束会对所有的设计带来最佳的效果。iXplorer技术能够帮助用户找到最佳的工具选项来实现时序要求或者找到设计的最高性能。iXplorer通过采用不同策略和选项来运行多个布局布线版本并找出满足时序要求的实现结果。目前iXplorer支持三种搜索算法来满足不同场景下的使用需求：

Target fMAX，用户指定期望的fMAX，启动iXplorer后，iXplorer开始尝试不同约束与选项，直到达到给定的fMAX停止。

Max Loop Count，用户指定最多iXplorer尝试不同约束与选项组合的次数，从给定次数的运行结果中找到最佳实现结果。

Ending Before Time，用户给定最晚结束时间，iXplorer会尽可能多的搜索约束与选项的组合，并在给定结束时间时停止。例如，用户可以设结束时间为第二天早上八点，然后在下班前启动，第二天上班时去查看结果。

iXplorer会用时序驱动的技术根据频率目标是否达到来加强或放松时序目标，这样就可以判断出所指定时钟域的最高频率限制。在优化结束后，用户可以从iXplorer报告中看到究竟哪种策略和选项对目前的设计是最佳的。

总结

Primace5.0是京微雅格最新发布的FPGA/CAP设计套件。本文简要介绍了Primace5.0包括基于时序驱动的布局布线等新功能，并针对时序收敛问题给出了两种基于Primace5.0的设计方法。限于篇幅，本文不能尽述Primace5.0对用户设计体验的改变，如果读者对Primace5.0有任何问题、意见或建议，请与京微雅格的销售支持联系。