FPGA的宽带步进频率信号源设计
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2步进频率源的参数设计
本文讨论的宽带步进频率源参数为：工作频段为1．1～2．124 GHz，射频输出步进频率间隔为2 MHz，即每个步进周期共输出512个扫描频率值。输出功率可调。单频点相位嗓声优于-90 dBc／Hz@10 kHz，杂散优于-60 dBc。
通过硬件调试发现，每次更新N分频器的分频值产生步进频率，由于分频值的变化差异，导致芯片内部锁相环完全失锁，一段时间后再重新恢复锁定。在此期间，VCO的压控端将出现较大的抖动，延长锁定时间，输出杂散严重，因此本文重点讨论以下实现方案。
固定ADF4350内部分频器的值，通过调整FPFD，使射频输出端产生满足要求的宽带步进频率信号。DDS具有极高的频率分辨率和极短的转换时间，但其工作带宽和输出最高频率受到限制。而锁相频率合成器具有很高的工作频率和带宽，但其转换时间相对较长。因此本方案将二者结合起来，融合二者优势，便可获得较高性能的频率输出。通过DDS控制改变FPFD产生满足要求的宽带步进频率信号，内部寄存器分频值没有随步进频率的变化而改变，因此镇相环失锁时间很短，频率输出杂散抑制良好，满足设计要求。整体实现框图如图2所示。本文引用地址：//m.amcfsurvey.com/article/189736.htm
设定ADF4350频率合成器R分频器中的分频参数为0。鉴相参考频率等于外部参考频率即fREF=FPFD。设定系统工作在低噪声模式，射频输出分频器为2分频，反馈端设定为VCO基频。本方案选用的DDS芯片为ADI公司的低成本、低相位噪声芯片AD9850，其频率输出计算公式为：
fDDS=(Phase×CLKIN)／232 (2)
其中，Phase为相位累加器的值，CLKIN为DDS参考输入频率，本文DDS的参考频率由FPGA内部数字时钟管理单元DCM经6倍频输出提供，为120 MHz。
根据频率输出参数设计要求，设定频率源芯片内部分频器值INT=160，FRAC=0，MOD=20。则由公式(1)
可知：
RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD=FPFD×[160+(0／20)]／2=80FPFD
因此，为了使RFOUT能够输出1．1～2．124 GHz带宽并且以2 MHz为步进的扫描信号，则FPFD相对应的扫描频率范围为：
FPFD=(1．1～2．124)GHz／80=13．75～26．55 MHz步进间隔为；△FPFD=2 MHz／80=25 kHz
由于R分频器不参与分频倍频工作，则有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式(2)可知：
综上所述，Phase配置数据应为492 131 669～950261 514，数据更新间隔为894 785，将Phase全部的配置数据利用Matlab软件计算得出，通过FPGA以一定时序配置DDS即可控制ADF4350输出端产生满足要求的宽带步进频率信号。
3 测试结果
ADF4350具有两路射频输出，硬件设计考虑到系统的可扩展性，分别将主输出转换成单端模式，传输至下一级。辅助射频输出端设计为差分输出模式，方便系统功能扩展。电路采用3．3 V单电源供电，实际PCB如图3所示。
利用示波器测试VCO压控端，在100 kHz环路带宽情况下，10倍电压放大显示电压抖动如图4所示，测定锁定时间约为12μs。
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