应用CPLD实现交通控制系统芯片设计

(2)完全集成化的环境

它是一个完全集成化、易学易用的可编程逻辑设计环境，设计输入方式有图形输入、文本输入、波形输入、状态机设计输入。其编译及设计处理写仿真、定时分析、逻辑综合与适配均为Windows图形界面。

(3)支持各种硬件描述语言

支持各种HDL设计输入选项，包括VHDL、VerilogHDL、ABEL、AHDL等硬件描述语言。

(4)丰富的设计库

提供丰富的库单元设计调用，包括74系列的全部器件和多种特殊的逻辑宏功能、新型的参数化兆功能。对于复杂的大系统，设计者需调用宏单元库，并对其修改某些参数，而无需自己用基本逻辑单元来构成某种功能，以大大减轻设计人员的工作量，缩短设计周期。

电路的设计流程如图2所示。将所设计的电路用原理图输入和硬件描述语言输入，应用EDA软件平台(MAX+PLUS

II)编译通过后，再进行逻辑功能仿零点，生成目标文件，下载到FLEX10K芯片，完成系统设计。

2交通控制系统设计

2.1 系统介绍

图3为一十字路口交通管理器，控制甲、乙2道的红、黄、绿3色灯。计数显示部分为2个倒计时器，显示甲、乙车道允许通车时间，指挥车辆和行人安全通行。其R1、Y1、G1为甲道红、黄、绿灯;R2、Y2、G2为乙道红、黄、绿灯。

甲道通告时间为t3，乙道通行时间为t2，黄灯亮(停车)时间为t1，C1、C2、C3为定时器工作使能信号，为1时定时器计数;W1、W2、W3为定时器的指示信号，计数时信号为0，计数结束时信号为1。

2.2 FLEX10K内部逻辑功能设计

交通控制系统芯片内部逻辑功能设计采用自顶向下的设计方法，系统顶层电路如图4所示。它分为5个次级模块：控制器(traffic_control)、定时器1、定时器2、定时器3、(其定时时间为t3、t2和t1)、计数显示(含减法计数器和动态扫描电路)。

顶层电路图中减法计数器和动态扫描电路用图形输入描述，其它次级模块控制器、定时器1、定时器2、定时器3用VHDL硬件语言描述。核心模块控制器的VHDL源文件如下：