基于FPGA的异步串行总线设计
发送消息的过程相对简单，只需要按照传输格式将所要发送的消息进行打包、CRC-8编码。然后用时钟将打包好的数据串行打出即可；接收消息相对复杂一些，为了准确接收数据，防止因为时钟抖动及串行数据传输信号衰落而导致的误码，接收方要尽可能的靠近每比特数据位的中点进行采样，所以在设计程序时利用锁相环将采样时钟倍频到传输速率的4倍频进行同步采样，这样采样点更加接近数据中点，采到的数据更真实串行数据接收状态机如图3所示。本文引用地址：//m.amcfsurvey.com/article/190439.htm
3 功能模块设计
根据对协议的分析将整个串行总线传输协议从功能上划分为以下几个馍块：发射模块、接收模块、解消息模块、CRC校验模块、自检模块、控制模块、ID版本存取模块和错误重发模块等。模块关系图如图4所示。
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