基于FPGA的异步串行总线设计
(1)发射模块：按照协议向上位机回传监测数据，发射错误重发请求数据等；
(2)接收模块：接收上位机下传的参数、命令等；完成起始位的检测和消息同步，题头、题尾的对错判断，同时将收到的数据进行串并转换以8bit为单位打入FIFO (First In First Out)中缓存，备译码模块进行命令字译码和对下位机控制的信息读取。
(3)CRC校验模块：CRC校验模块完成CRC-8编码功能和CRC-8译码功能。当发送消息时，将要发送的数据按8bit打入CRC校验模块，对其进行编码，求出校验码并且拼接到题尾后面将其发出；当接收消息时，接收模块将收到的串行码按8bit打入CRC校验模块，启动CRC译码算法，如果译码成功则启动解消息模块进行相应的后续工作。如果译码失败，终止本次接收，启动错误重发模块，要求对放发送上一包消息。
(4)解消息模块：CRC校验成功后将启动解消息模块进入工作状态，从FIFO中读取命令字数据，对命令字进行解码识别，根据解码信息肩动其它相应模块开始工作。
(5)错误重发模块：当接收到串行数据流时，经过题头、题尾、CRC译码判断，任何一个环节出现错误都将终止本次接收流程，同时启动错误重发模块，发送错误重发请求，要求对方重新发送上一包数据。本文引用地址：//m.amcfsurvey.com/article/190439.htm
根据图4所示流程及软件模块功能化分，本设计采用Verilog HDL硬件设计语言开发实现。设计灵活，串口速率、编码模式、传输方式等都可根据系统要求从上位机下发参数进行修改。图5是本串口总线在每秒七万次的通信频率状态下用Quartus软件中的SignalTAP logic Analy zer抓出的工作时序图。可以看出串口总线传输稳定可靠，完全满足系统通信的高速传输要求。
4 结束语
本文介绍了一种基于FPGA芯片的高速异步串行总线设计。总线协议利用Verilog HDL实现，设计灵活、可读性强、维护方便、升级移植性能优越、传输稳定可靠。随着通信系统信息吞吐量的日益增加，这种具备多重优点的串行总线设计将被大量使用。
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