基于PN序列帧的同步分析及FPGA实现
PN序列和包含在每个符号中的PN序列求相关后在符号的边界处会出现第一次峰值，再经过和延时的数据相乘后出现更大的峰值，这个峰值进入移位相关峰的最大值模块中，连续出现的峰值就能确定符号同步，虚部与实部比值得出的相位角数值可以查对应的表从而得到频偏估计值，提供频率补偿的参考值。在实际的运用中选取长的PN序列能获得精确的同步，但是这太浪费带宽和发射功率，所以在选取一定长度的训练符时既妻考虑同步的精确度也要考虑系统成本。经过QuartusⅡ8．0工具的设计、编译、综合等一系列步骤细同步系统融合成一块整体模块，如图4所示。本文引用地址：//m.amcfsurvey.com/article/190516.htm
图5是截取部分的仿真波形，clk输入时钟周期是0．10ns，从系统执行运算13．45ns开始到26．25 ns正好是128个时钟周期，所以此间的comp输出相关峰幅度的最大值即是数据解调的临界点，ar8是对应输出相关峰频偏的数值。该电路的工作频率为206．10MHz。
3 结论
上述FPGA实现的是基于数据符号的OFDM系统同步算法，采用Altera公司的芯片EP1S25F102015进行试验仿真，该芯片有逻辑单元25 660个，存储模块单元1 944 576个，DSP模块单元80个，I／O输出引脚707个，其中使用的芯片资源使用情况如表1。
基于PN序列帧同步算法实现的FPGA使用了最少的芯片资源，因此时钟频率相当快达到了206．10 MHz。尽管这样，由于有部分序列帧和数据是重叠在一起的，因此在跟踪到同步的时候解调时，提取在PN序列重叠的那部分数据有一定的难度，它具备时偏和频偏估计，可以应用于无线通信系统中。综合算法设计占用芯片资源以及相关情况的分析，算法在FPGA中的实现是可行的和可靠的，充分发挥了FPGA芯片集成密度大、速度快、功耗低、通用性好、适应性强和重复编程的特点。通常可编程逻辑芯片都能提供大容量逻辑单元和存储单元，因此芯片预留资源都是比较有富余的，考虑信号处理的实性行和可靠性就是我们关注的重点，当然成本也是我们考虑的一个因素，与此同时我们也要考虑电路的设计复杂程度，因为它也要影响数据处理的速度。
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