设计与验证复杂SoC中可综合的模拟及射频模型

作者：时间：2012-04-01 来源：网络收藏

现在对表1中所列的参数进行说明。电源电压变化百分比可进行设置，例如设为10%。在1.8 V电源上，优化可保证所有指标都能在1.62V及1.98V(亦即Vdd ± 10%)上达到。例如，当功耗在1.98V上为最差情况时，饱和余量将在1.62V上为最差情况。如果任何片上电阻的百分比变化都为20%，则优化可保证所有指标都能在± 20%电阻值上达到。由于电阻可用于电压参考及环路滤波电路中，并由此而对制造成品率产生很大影响，因此优化时将考虑参考电流变化及其稳定性余量。

在选择鲁棒设计的工艺阶段时，应按以下要求进行：
?每一工艺阶段都必须能保持每一项指标，且报告指标值为所选阶段的最差值；
? 针对目标的报告值在所有阶段上都应为最差值。

参数匹配

除不同晶圆批次之间的工艺变化外，模拟设计者们必须密切注意器件性能，因为同一芯片上的器件性能也会有变化。

晶体管及电路失配对模拟设计性能的极限有极大的影响。像数据变换器分辨率、运放的CMRR及PSRR等典型性能参数，都取决于晶体管的匹配。这些匹配(或失配)效应可严重地影响设计鲁棒性。

设计者可利用晶体管门限电压中的失配来计算设计中的噪声成分。他既可将这种失配建模成面向特定晶体管的门限电压及面向该工艺的额定门限电压的变化，也可将这种失配建模成带有与器件面积成反比偏差的随机变量。他可将标准电流偏差建模成特定晶体管饱和电流Id,sat与该工艺中晶体管额定饱和电流Id,sat之间的一个百分比变化。由于制造过程中的随机变化，位于差分对两边的晶体管将在门限电压及饱和电流中表现为失配。

噪声及电源变化

像噪声及电源电压变化这些因素，它们对模拟及射频设计的影响比对数字设计的影响要大得多。例如，模拟设计中的增益及带宽等一级参数能被很好地满足。但由于有噪声，因此像SNR这些指标就不能很好地实现。

优化设计不仅必须能在噪声环境下具有鲁棒性，而且还应能抵抗电源变化。为满足这些约束条件，综合平台允许用户针对任何环境对设计进行调整。以下说明利用PLL中的累积电源抖动(在Vdd上步进10%)来抵抗电源电压变化的例子。

当加上这种步进时，理想参考时钟与输出时钟之间的瞬时相位误差将开始累积。经过一段时间之后，环路将作出反应，并开始将这些信号驱动回相位调整中。这项指标代表电压步进后的最差瞬时相位误差。为具有鲁棒性，假设电压步进的上升时间远小于参考周期。事实上，任何一种片上电压步进都很可能具有短得多的上升及下降时间，因此能提供远优于此项指标的性能。

其实设计可能对一种噪声比对另一种噪声更加脆弱。解决方案是，用户先对环境进行评估并确定出最大弱点，然后将约束设定为一个低值，再确定下一个最大弱点并将其设定到稍高一点的值。优化程序试图匹配所有约束条件，而将最重要约束设为最紧值且将最不重要约束设为宽松值，能使优化程序最大限度地满足设计要求

寄生

使用综合平台的设计者，通过将寄生效应构建到优化模型中，还能在开始优化时将所有寄生效应包括在内，并借此消除设计过程中的不确定因素。这些模型被构建成能处理与器件及其互连有关的不必要的电阻、电容及电感效应等信号完整性问题。设计者能对相邻连线间互耦这样的效应进行建模，如果这些因素影响到性能，则综合平台中的程序算法将把这些因素考虑到电路布局中。

布局布线

综合平台利用几何程序来控制电路布局，以达到系统性能目标。这些问题涉及到器件、模块、底层规划及布线等。为达到模拟及射频电路所需的性能指标，可考虑以下电路布局布线约束。

对称约束：一个部件可被约束成以水平或垂直轴线为中心；两个同样大小的部件可被约束成相对轴线为镜像。

镜像节点：可围绕轴线对节点进行镜像。

节点匹配：可将标记(布局扩展)增加到布线中，以使两个节点的水平及垂直金属长度整体上均衡。

对齐：两个元件可被约束成互相沿顶部、底部、左或右对齐。

电容约束：这能通过弯曲布线长度来限制布线与基底间的电容。

IR压降约束：布线器将对电源轨道尺寸进行规定，以将IR压降值限制在指定的数值上。

对器件生成器中的另一个重要考虑是中间数字化，这能减少器件电容，并确保有对称的电流方向、保护环(guard ring)及虚拟(dummy)结构等。图3显示了为模拟或射频设计所生成的器件例子。

如何验证模拟设计的鲁棒性