设计与验证复杂SoC中可综合的模拟及射频模型

我们的验证金字塔分为4层。第1层：我们先基于试验及试探法设计来选择指标规格。设计规格空间由主要指标的无关联扫描来覆盖。在PLL的例子中，就是抖动、功率及静态相位误差。我们将试探性标准用于考虑了各指标相关性的栅格的定义。

我们进行一系列优化来使这一综合平台的功能合格。此过程包括将试验方案的数量从3个增加至49个。试验方案被定义成从1至7选择工艺阶段、将电源从其额定值上变化10%、将片上多晶硅电阻从其额定值上改变20%以及选择三种VCO频率等。

第2层：我们通过检查可从SPICE仿真上提取的参数与从综合平台上预计的参数之间的相关性来从第1级上检验优化设计的精度及功能是否合格。

我们特别强调对模拟电路模块进行SPICE仿真。例如，对于VCO，我们同时在低及高频上对以下内容进行仿真：功耗饱和余量、频率范围、kVCO增益、PSRR、(kVdd)。

第3层：我们期望能提供由综合平台预测的指标规格与在宏观层次上所提取仿真之间的相关性。

为保证指标能准备好用于制造，我们要求该综合平台能产生没有版图与原理图误差的GDSII数据。我们还要求不能违反任何半导体设计规则。

模拟设计中使性能下降或者甚至造成设计失败的一个主要问题是寄生效应。

第3层验证包括对自动GDSII版图的寄生预测。第2层指标选择是基于覆盖频率与低抖动范围、低功率PLL并针对相应的频率范围和覆盖以下应用的硅样片进行，这些应用包括：消费多媒体、无线及有线通信、微处理器及ASIC。

第4层：综合平台验证的最后一步是硅确认。这里的目标是通过硅中的三项合格性验证来确认第1层的严格及鲁棒性。选择第3层设计。表2及表3给出了在TSMC的 0.18 μm逻辑工艺上生产的两种PLL的关键参数。显示结果是针对最差情况下的工艺、电压及温度变化。大约在几小时内即可产生出GDSII版图，且无需任何改动即可直接提交给晶圆代工厂