基于FPGA的循环冗余校验实验系统的实现

三、系统具体设计
1、CRC编解码的设计
本系统最主要的部分是CRC编解码的设计。
首先来讨论编码的设计。本文设计完成12位信息位加5位CRC校验位的通信系统的发送和接收，CRC模块的端口的数据定义如下：
sdata：12位待发送的信息 datald：sdata的装载信号
error：误码警告信号 datafini：数据接收完成
rdata：接收模块接收的12位有效信息数据
clk：时钟信号
datacrc：附加5位CRC校验码的17位CRC吗，在生成模块发送，被接收模块接收
hsend、hrecv：生成、检错模块的握手信号，协调相互之间的关系
设计的总体思路：首先装载信息位12位数据，取出其中的高6位与生成多项式系数作异或运算，得到的结果取其低5位与原来信息码的低6位并置并在其后补上一个”0”，补足12位，再与生成多项式做同样的异或运算，连续作7次这样的运算，最后得到的异或结果就是CRC校验位。这样通过巧妙的移位运算实现多项式的相除运算。
部分程序代码的实现如下：

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